FPGA中iic总线上，应答ACK解析

最新推荐文章于 2025-06-22 21:13:36 发布
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原文链接：http://www.cnblogs.com/wandashuai/p/10741063.html
本文详细解析了I2C通信中有效ACK信号的工作原理，包括主机如何发送和检测ACK信号，强调了第九个时钟周期内SDA线状态的重要性，对于理解I2C总线通信具有关键作用。

首先要明白一点，有效ACK是指第9位为低电平，第十位，十一位就管不着了，（我写的代码发现第九位为低电平，之后复位为高电平，开始没注意后来搞的很是头痛）

 

 主机发ack和主机检测ack，主机发ack是在从机发数据给主机的时候，主机检测ack是在主机发完一个字节后从机发的ack，ack就是第九个时钟时sda为低电平，主机发ack就是拉低sda，主机检测ack就是从机拉低sda

 

空了慢慢补充，先占坑

转载于:https://www.cnblogs.com/wandashuai/p/10741063.html

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这时master会先将SCL拉低，然后在SCL为低的状态下将一个bit准备好放到SDA上（比如要发送一个 0，master就会通过拉低SDA来放好这个0），然后master会把SCL拉高（释放），此时slaver会立刻检测到SCL的变化，由此聪明的slaver便知道master已经将要发送的那个bit准备好了，slaver便会在这个SCL的高电平期间尽快（maser不会等你很久的哦）去读取一下SDA，嗯读到了一个0，slaver就把这个0放到自己的移位寄存器中待后续处理。，而slaver只能控制SDA线。
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qq_28446813的博客
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iic nack
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