FPGA中的INOUT接口和高阻态

最新推荐文章于 2024-10-15 15:04:05 发布

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原文链接：http://www.cnblogs.com/sea-wind/p/4924567.html

FPGA中的INOUT端口用于半双工通信，通过三态门实现高电平、低电平和高阻态。高阻态时，端口可作为输入，由外部电路决定状态。PULLUP和PULLDOWN电阻用来在高阻态时控制电平，通常FPGA内部配置有弱上拉电阻。

除了输入输出端口，FPGA中还有另一种端口叫做inout端口。如果需要进行全双工通信，是需要两条信道的，也就是说需要使用两个FPGA管脚和外部器件连接。但是，有时候半双工通信就能满足我们的要求，理论上来说只需要一条信道就足够了，而FPGA上实现这一功能的管脚就是inout端口。管脚相连时，input对应output，因此inout只能和inout连接（否则就不是inout了）。本文将概述FPGA的inout端口。

1. 三态门

三态门，故名思议就是这个期间具有三种状态。对于数字电路来说，三种状态是高电平、低电平和高阻态。Xilinx的《XST User Guide》上给出了三态门的Verilog HDL（以及VHDL）的描述，具体如下：

 1 // Tristate Description Using Concurrent Assignment

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