vs2013编译驱动错误-Inf2Cat,signability test failed

于 2018-11-21 08:41:23 发布
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分类专栏： windows 文章标签： Windows驱动
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本文链接：https://blog.youkuaiyun.com/weiwei_xiaoyu/article/details/84312939
本文详细记录了解决inf文件中catalogFileName配置错误的过程。通过调整DriverFiles下inf文件的catalogFileName属性，成功解决了编译时出现的问题。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

错误打印

点进去看细节：
细节
看打印是inf 文件的catalogfile 名字不对，找一找inf文件
文件结构
在Driver Files下面。猜测应该是在属性里面配置，右键单击
属性
直接看到属性里面的catalog File Name，猜测可能是工程名加后缀的，毕竟整个功臣给里面的自动生成的都是这个格式的
在这里插入图片描述
应用然后确定，再F5 编译
在这里插入图片描述

这回结果就全对了。

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代码分析工具Understand
11-29 184
下载直接在华军就能找到能用的安装包。
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ubuntu升级后无法双屏
04-13 1014
ubuntu 升级后无法双屏显示，只有一个屏能够显示，display 也只能看到一个屏。原因是升级后没有安装启动lib。
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解决 svn: Can‘t read stdin:End of file found
01-02 549
jenkins 使用svn 的hook 去触发自动构建的过程中发现报错。报错是通过svn checkout 工程过程中带账号密码的行为出现的。发现是cache 问题，修改命令解决。
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modelsim安装使用
01-01 1611
ModelSim 是三大仿真器公司之一mentor的产品，他可以模拟行为、RTL 和门级代码 - 通过独立于平台的编译提高设计质量和调试效率。单内核模拟器技术可在一种设计中透明地混合 VHDL 和 Verilog，常用在fpga 的仿真中。##下载软件网上找到的资源一般是包含两个文件：一个安装文件，一个注册机点击exe 进行安装，一路都是点击同意，最后有可能重启，是因为没有license。然后进行注册：拷贝四个文件到安装目录中的win64中。
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gitlab 通过svn hook 触发
12-17 698
jenkins 起一个item配置：我选的自由风格的源码管理配置先选subversion 就是svn类型url 设置project 的路径， 注意是工程，不是svn 顶层添加一个账户来进行pull 等操作选择添加的账号构建触发器：，重要的是要自己随便设置一个身份验证的令牌，这个令牌是给svn 触发jenkins 来构建的令牌，svn 发过来请求如果令牌错了也不会有构建操作的svn 的配置：svn 支持的钩子：拷贝生成一个commit 之后触发的钩子：手动执行命令：jenkins 端就
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svn 安装
12-17 494
1、先创建svn根目录文件夹。修改svnd.sh文件的权限。2、创建项目的目录文件夹。通过命令查看是否启动成功。修改passwd 文件。设置开机自启动SVN。
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gitlab 安装
12-17 657
重启gitlab 服务，加入开机启动项。修改成自己的ip 地址和端口号。要选ubuntu focal。默认账号名是root。
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jenkins安装
12-17 230
【代码】jenkins安装。
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rtl仿真器-vcs安装和测试（一）
05-30 404
准备## 下载文件解压sysynopsys installer：synopsys软件安装工具，通过该软件安装VCS和Verdivcs_mx_vO-2018.09-SP2：VCS Verilog+VHDL 混合仿真软件vcs_vO-2018.09-SP2：VCS Verilog仿真软件verdi-2018.9：Verdi软件。
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rtl仿真器-incisive安装和测试
05-21 1822
incisive : http://pan.baidu.com/s/1dFC9KZn 提取码 k3cbpath:license:IScape: 安装的图形界面IScape下载链接: https://pan.baidu.com/s/1FvpOto5fAIRjQARcbMbjZQ密码: k1cb。
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rtl仿真器-epicsim安装和测试
05-17 668
epicsim 是芯华章的仿真器，基于iverilog 据说速度快两倍。
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rtl仿真器-ghdl安装和测试
05-15 1118
【代码】rtl仿真器-ghdl安装和测试。
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rtl仿真器-iverilog icarus安装和测试
05-15 1044
Icarus Verilog是一个轻量、免费、开源的Verilog编译器，基于C++实现，开发者是 Stephen Williams ，遵循 GNU GPL license 许可证，安装文件中已经包含 GTKWave支持Verilog/VHDL文件的编译和仿真，命令行操作方式，类似gcc编译器，通过testbench文件可以生成对应的仿真波形数据文件，通过自带的GTKWave可以查看仿真波形图，支持将Verilog转换为VHDL文件。
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rtl仿真器-verilator安装和测试
05-08 978
Build Verilator itself (if error, try just ‘make’,或者手动填cpu 核数-1)#include “verilated_vcd_c.h” //可选，如果要导出vcd则需要加上。#include “Vadder.h” //adder.v会被编译成Vadder.h。1.ubuntu 源已经加好了，直接用命令安装。安装GTKWave 看波形。
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uvm-最小工程hello_world
10-05 474
uvm 最小工程
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sv-最小工程hello_world
10-05 592
最简单的sv 工程
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sv- typedef
09-17 1544
sv typedef 用法
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sv-semaphore
10-07 930
作用信号是通过初始化一定数量的许可证，通过限制获得许可证的线程数量来阻塞未获取许可证达的线程，达到限制对特定资源访问的线程数量。实现原理所有多线程访问的控制方式归根结底都是对可共享地址进行管理，可以是简单的类似全局变量做的计数器判断，可以共享内存的数据结构的操作。接口函数new(): Creat a semaphore with a specified number kerys;get(): OBtian one or more keys from the busket;put(
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c 产生随机数
05-02 540
c 库提供产生随机数的函数rand(),·
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收益捐赠
04-27 520
做的专栏已经积累几百的收益了，去除掉csdn 的分成就剩下一点了。开始做博客只是为了记录，后面有目的的去分享，中间真的帮助了一些人，对于额外剩余的这部分收益准备做点公益了，国内的组织就算了，不太敢信。个人每年都会想联合国儿童基金会捐，感觉更加靠谱一些，并且也有中国的项目，钱也算用在了同胞手里。先提现100 捐掉，后面不定时的继续将所有收益都捐到这个基金会。...
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