weiwei_fpga的博客

这里以Artix-7芯片为例，使用200M时钟延迟，IDELAY_VALUE可以设置0~31个，如果设置为0默认为600ps,每个tap为78ps。IDELAY_VALUE设置为31最大值，可以看到延迟了3.018ns也就是3018ps，计算方式为600ps+78*31=3018ps。IDELAY_VALUE设置为0时，可以看到输入的clk_50M输出为clk_50M_buf时钟被延迟了0.6ns，也就是600ps。可以看到Artix-7下面有两个原语，都复制我们的仿真文件里。两个原语复制到仿真文件里。