5.2 MORE ON MEMORY PARALLELISM

正如我们在第5.1节中解释的那样，DRAM突发是一种并行组织形式：在DRAM核心阵列中并行访问周围的多个位置。然而，仅靠bursting不足以实现现代处理器所需的DRAM访问带宽水平。DRAM系统通常采用另外两种形式的并行组织——banks and channels。在最高级别，处理器包含一个或多个通道。每个通道都是一个带有总线的内存控制器，该总线将一组DRAM组连接到处理器。图5.7说明了一个包含四个通道的处理器，每个通道都有一个将四个DRAM组连接到处理器的总线。在实际系统中，处理器通常有一到八个通道，每个通道都连接到大量bank。

总线的数据传输带宽由其宽度和时钟频率定义。**现代双数据速率（DDR）总线每个时钟周期执行两个数据传输器，一个在上升边缘，一个在每个时钟周期的下降边缘。**例如，时钟频率为1 GHz的64位DDR总线的带宽为8B21 GHz=16GB/秒。这个数字似乎很大，但对于现代CPU和GPU来说往往太小了。现代CPU可能需要至少32 GB/S的内存带宽，而现代GPU可能需要128 GB/s。在这个例子中，CPU需要2个通道，GPU需要8个通道。

对于每个通道，连接到它的bank数量由充分利用总线数据传输带宽所需的 bank 数量决定。图5.8中说明了这一点。每个库包含一个DRAM单元阵列，用于访问这些单元的传感放大器，以及向总线传输突发数据的接口（第5.1节）。