verilog程序，ISE 13.4环境下，检查语法和仿真均可，综合出错“ this signal is connected to multiple drivers.”

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#Multi-source in Unit #this signal is conne

本文探讨了在使用Xilinx ISE 13.4环境下进行Verilog HDL编程时遇到的综合错误，特别是当同一个reg变量在多个always块中被赋值时导致的问题。文章详细解释了这类错误的原因，并提供了修改程序的方法。

背景：Xilinx公司的FPGA  ，ISE 13.4 开发环境，  verilog HDL语言

问题描述：检查语法没有错误，用modelsim仿真也可以，但综合时出错，错误如下：


ERROR:Xst:528 - Multi-source in Unit <mst_process_format_toSlv> on signal <MeasureFrame<10>>; this signal is connected to multiple drivers.
ERROR:Xst:528 - Multi-source in Unit <mst_process_format_toSlv> on signal <MeasureFrame<0>>; this signal is connected to multiple drivers.
ERROR:Xst:528 - Multi-source in Unit <mst_process_format_toFwd> on signal <MeasureFrame<40>>; this signal is connected to multiple drivers.


此类错误系将某同一个reg变量在多个个always块中进行了赋值操作，此类程序是不可综合的，因此须修改程序。

 

切记，对于同一个reg型变量只能在一个always块中对其值进行修改，当然在其它块中可以引用其值！

 

其实这种错误是可又理解的，试想两个always都在时钟的驱动下工作，如果，我说是如果，在同一个时钟时刻，在两个alway块中对同一reg型赋值条件都满足，那么你让FPGA该怎么做呢？让它听谁哪个always块的呢？

verilog最终是要生成电路在FPGA里面，这让FPGA情何又堪？如何生成电路？

基于FPGA的LDPC译码算法(ISE与Quartus II 10.0版本)：MATLAB仿真与Verilog程序实现.pdf
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本文档可以解决win10环境中使用ISE14.7的Simulation仿真时总是出错"ERROR:Simulator:861 – Failed to link the design" 解决方法和解决工具都在本文档里面！下载查看。
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zhenzhen90的专栏
04-09 6756
ISE调试手记，问题总结与解决（2）： 背景：Xilinx公司的FPGA  ，ISE 10.1 开发环境，  verilog HDL语言 问题描述：检查语法没有错误，用modelsim仿真也可以，但综合时出错，错误如下： ERROR:Xst:528 - Multi-source in Unit on signal ; this signal is connected to multip
verilog程序，ISE 10.1环境下，检查语法和仿真均可，综合出错“ this signal is connected to multiple drivers.”
彬彬有礼的专栏
11-08 2万+
背景：Xilinx公司的FPGA  ，ISE 10.1 开发环境，  verilog HDL语言 问题描述：检查语法没有错误，用modelsim仿真也可以，但综合时出错，错误如下：   ERROR:Xst:528 - Multi-source in Unit on signal >; this signal is connected to multiple drivers. ERROR:
ISE程序编译报错：this signal is connected to multiple drivers
yundanfengqing_nuc的专栏
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ISE程序编译的过程中，通常会出现下面的错误： this signal is connected to multiple drivers， 虽然有时候瞎猫碰到死耗子给改对了，但是一直不知道为什么，今天在百度的时候终于弄明白了。网友junyangniup给出的解答：“一般这种情况是指 你在不同的进程里面同时对同一个寄存器进行了赋值当在不同进程里面对同一个寄存器赋值的时候 编译器无法判
ISE 12.3环境下出错“ this signal is connected to multiple drivers”
潇笙
11-08 5416
ERROR:Xst:528 - Multi-source in Unit on signal ; this signal is connected to multiple drivers. 说明a【1】这个reg变量在多个always中进行赋值，是错的，只能在一个always中赋值
【无标题】this signal is connected to multiple drivers.该信号连接到多个驱动器。
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就是说add_q这个信号在两个进程里面都赋值了，但是是可以在两个进程里面使用的，所以可以用一个中间信号量去过度，比如 我在第一个进程里面写addr_i
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而ModelSim是一款强大的VHDL和Verilog仿真器，能进行功能仿真和时序仿真，帮助设计者检查逻辑功能并评估时序性能。 在"dds.rar"压缩包中，可能包含了以下内容： 1. Verilog源代码文件：这些文件包含了DDS的设计实现...
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FPGA到PC的UART tx的程序设计顶层设计module top ( CLK,RSTn, TX_Pin_Out ); input CLK; input RSTn; output TX_Pin_Out; wire[7:0] TX_Data; wire TX_EN_Sig; control_module m1(.CLK(CLK),.RSTn(RSTn),.TX_Done_Sig(TX_...
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问题： 使用Libero时，每个模块单独检查语法结果都是successful，但是综合过程总是报错：Net GND_tri (in view: work.flash(verilog)) has multiple drivers。 原因： 关键词是multiple drivers。同一个变量，在不同的always 或者assign中被赋值，造成冲突。这在Verilog语言中是不被允许的。尤其是在复制一段代码之后，漏掉要修改的变量名，很容易导致这个问题。 解决方法： 检查代码，将重复赋值的变量都修正即
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这是夏宇闻老师第十五章的实践。具体内容参看书本。下面是我的实践内容。 //源代码： module seqdet(clk,x,z,rst); input clk,x,rst; output z; reg z; reg [7:0] state; parameter IDLE=8'b0000_0001, A=8'b0000_0010, B=8'b0000_0100, C=8'b0000_1000, D=8'b0001_0000, E=8'b0010_0000, F=8'b0100_0
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    具体的错误原因与解决办法官网已经给出。这里讨论一下就一篇文章中一个错误判断的例子，这种情况官网并没有给出。原文如下：" ERROR:Xst:899 - "file_name", line #: The logic for "net_name" does not match a known FF or Latch template."  又如下例同样会出现以上错误:
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