FPGA VERILOG解析SV报文

原创

已于 2024-01-27 16:41:47 修改 · 878 阅读

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#fpga开发

于 2024-01-27 16:07:09 首次发布

主要模块

1）GMII_TO_RGMII模块，实现RGMII和GMII接口的转换

2）SV模块，实现SV报文的解析

3）CRC模块，实现接收帧的CRC校验

4）SYSTEM_ILA模块，用于调试

5）CLK_WIZ模块，供原语200MHz的时钟，和ILA125MHz的时钟

该程序用于验证SV解析代码的正确性。

SV解析模块

SV解板模块的输入输出如下，本机MAC、APPID、SVID以及电流、电压的通道可以自定义。

module sv #(
    parameter              MAC =  48'h01_0c_cd_01_00_01,
    parameter              APPID = 16'h4000,
    parameter [33*8-1:0]   SVID = "MB5012BMU/LLN0.smvcb0",
    parameter              CHUA = 8'd0,
    parameter              CHUB = 8'd1,
    parameter              CHUC = 8'd2,
    parameter              CHIA = 8'd3,
    parameter              CHIB = 8'd4,
    parameter              CHIC = 8'd5
)
(
    input                   rst_n,
    input                   gmii_rx_clk,
    input                   gmii_rx_dv,
    input [7:0]             gmii_rxd,