RISC-V
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摆渡沧桑
芯片算法架构师
算法设计/硬件设计/公钥密码/对称密码/抗量子前沿密码(抗攻击/同态/格密码）
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RISC-V E300 SOC架构介绍——6.QSPI 协议之控制寄存器描述
本章描述SiFive串行外设接口SPI控制器的原理有关SPI的工作原理及相关的通信协议见如下文章，网络上也有大量相关的文献及文章，这里不在赘述。### 0.SPI概述1. SPI支持单通道、双通道、和四通道的仅主机操作协议2. 基本控制器提供基于FIFO接口的来支持可编程的IO接口3. 软件通过FIFO将排队的帧来启动传输，传输完成后，从机在接收FIFO的响应4. 专用SPI0控制器植入SPI flash读序列，该序列器将外部SPI闪存内容设定为只读/只执行内存映射器件5. 如果输入时原创 2020-09-22 23:55:38 · 3226 阅读 · 2 评论 -
RISC-V E300 SOC架构介绍——5.电源常开域（Always on Domain）
RISC-V E300 SOC架构介绍——5.Always on DomainAlways on Domain (AON) 模块是电源常开域模块，主要包括PMU、Backup Registers、RTC、Watchdog Timer、Reset Unit等模块原创 2020-09-13 17:18:29 · 4465 阅读 · 0 评论 -
RISC-V E300 SOC架构介绍——4.时钟产生
CLOCK GEN模块支持多种可替换的时钟产生方案来支持应用需求，本章主要介绍E300的时钟产生的基本结构，时钟的寄存器配置介绍在第五章（AON）和第七章（PRCI）时钟产生基本架构下图给出E300的时钟产生方案。 大部分芯片内部的数字时钟来自于由PLL或者可调振荡器产生的高频时钟：hfclk PLL由片上振荡器或者外部的晶振驱动 tlclk(TileLink bus clock) 频率固定，并且和处理器核时钟coreclk相同，每个外设都可以由tlclk产生局部时钟 AON模块包原创 2020-08-30 16:57:41 · 1797 阅读 · 0 评论 -
RISC-V E300 SOC架构介绍——3.电源模式
E300中三种支持的模式：Run, Wait,Sleep分别如下介绍所示：1 运行模式（Run） Ø Run mode：处理器正常运行模式 Ø 功耗：通过调整改变处理器核外设总线的时钟频率、单个启用或禁用外设 Ø 处理器通过执行“等待中断”WFI指令退出运行模式 2 等待模式（Wait） Ø Wait mode：处理器执行WFI指令进入wait mode，停止指令执行，门控处理器的时钟 Ø 所有状态都会保存在系统中 Ø 恢复Run mode：存在本地中断待处理，或者PLIC发送中断请求原创 2020-08-30 16:36:39 · 708 阅读 · 0 评论 -
RISC-V E300 SOC架构介绍——2.地址映射
地址映射表：包括处理器核，I/O接口，内存地址原创 2020-08-30 16:33:36 · 1394 阅读 · 0 评论 -
RISC-V E300 SOC架构介绍——1.总体介绍
0.基于RISC-V SOC平台的总体介绍：E300平台是SiFive公司Freedom Everywhere系列的第一个可定制的RISC-V SoC。E300 SoC包括一个SiFive系列 RISC-V Coreplex核，并且集成了指令和数据存储器，一个系统中断控制器(PLIC)，片上debug单元，及一个可扩展选择的外设。系统可以扩展用户特定的指令集扩展，可定制协处理器，可定制加速器，可定制I/O接口，及可定制常开模块。1.E300系统级框图：2.组成部分1 可配置的E31 RISC-原创 2020-08-30 16:28:57 · 2186 阅读 · 0 评论