13、浮栅器件紧凑模型与非易失性存储器的深入探讨

浮栅器件紧凑模型与非易失性存储器的深入探讨

在半导体器件领域，浮栅（FG）器件紧凑模型（CM）以及非易失性存储器（NVM）的设计与应用一直是研究的重点。本文将深入探讨浮栅器件紧凑模型的更多可能性，以及非易失性存储器的架构和操作模式。

浮栅器件紧凑模型的进一步可能性

在EEPROM存储单元中，数据保留损失的统计特性是一个关键问题。为了捕捉这种特性，需要通过一些电流发生器来实现考虑缺陷分布统计的泄漏电流模型。在这种情况下，紧凑模型将成为统计分析浮栅器件可靠性的有力工具。

不同的制造过程运行永远不会产生完全相同的输出。由于器件生产过程中的随机工艺变化，每个基本器件（如电阻器、晶体管、存储单元等）都与设计阶段用作参考的器件不同。因此，设计师必须考虑器件参数的一系列可能值。

为了实现有效的设计，必须为设计师提供考虑到器件尺寸和性能因工艺引起的变化的器件紧凑模型。例如，底层的MOS晶体管模型可以考虑宽度、长度、阈值电压、栅极氧化物厚度等参数的变化，而额外的参数也可以轻松解释浮栅器件制造过程中的统计变化。

通常，设计师的要求和工艺可变性的规范之间存在权衡。设计师通常要求非常严格的工艺控制，而工艺工程师通常要求更宽松的工艺规范。为了在器件性能（包括占用面积）和工艺成本之间取得最佳平衡，设计师和工艺工程师之间需要进行持续深入的合作。

对于非易失性存储器的单元，在使用新工艺设计新电路时，必须就存储单元性能的规范（包括变化）达成一致，并且设计必须考虑到这种可变性。规范通常涉及一部分工艺参数，这被称为关键参数集，而满足规范的所有关键参数的所有值的集合被称为“工艺范围”。

为了应对工艺变化，有几种方法可供选择：
- 最坏情况设计方法 ：如果工艺在其“工艺空间”内，器件有望正常工作。在这种方法中，常用的“最坏情况”设计是一种令人满意的方法。它包括除了典型情况之外，模拟工艺范围超平行六面体角的适当选择子集。考虑的最小点数为2，通常选择方式是使第一个点的电流最大化且延迟时间最小化，而第二个点的电流最小化且延迟时间最大化。最大点数为 (2^n)，其中 (n) 是关键参数的数量。为了增加结果的可信度，还可以运行一组跨越整个“工艺空间”的模拟，但这显然会增加模拟时间。
- 概率密度函数和关键参数相关性方法 ：这种方法允许忽略工艺范围内永远不会或极不可能达到的点。如果参数高度相关，一些点可以被忽略。从理论上讲，这种方法非常有价值，可以用于找到占用面积和性能与成品率之间权衡的最佳解决方案。然而，在实际应用中，这种方法成本很高，因为收集所有工艺参数分布及其相关性非常困难且耗时。

下面是一个简单的mermaid流程图，展示了最坏情况设计方法的流程：

graph LR
    A[开始] --> B[确定关键参数]
    B --> C[定义工艺范围]
    C --> D[选择最坏情况点]
    D --> E[进行模拟]
    E --> F[评估结果]
    F --> G{是否满足要求}
    G -- 是 --> H[结束]
    G -- 否 --> D

非易失性存储器器件的架构和操作模式

非易失性存储器，特别是闪存产品，在现代电子设备中起着至关重要的作用。下面将详细介绍其基本元素以及不同操作模式下的偏置情况。

基本元素

NOR型闪存单元的基本元素包括控制栅极、层间氧化物、浮栅和隧道氧化物。控制栅极通过重叠两层获得，下层是控制栅极的多晶硅（poly2），上层是硅化物以降低行电阻率。层间氧化物由多层实现，以提高其保留质量。浮栅称为poly1以区别于poly2。源极和漏极结以及位线和单元的漏极触点也都有展示。相邻单元共享漏极和源极触点，以优化矩阵内的面积使用。

不同操作模式下的偏置情况如下表所示：
| 操作模式 | Vgs | Vds | 电流 |
| ---- | ---- | ---- | ---- |
| 编程偏置 | 5 V | 1 V | ~50 PA |
| 读取偏置 | 10 V | 4.5 V | ~100 PA |
| 擦除偏置 | Vg = - 8 V，Vb = Vs = 5 V | - | - |

读取偏置

读取操作通过感测流过闪存单元本身的电流来实现。编程和擦除都会修改存储单元的阈值电压。通常，编程单元的浮栅中捕获了过量的电子，因此具有高阈值电压，而擦除单元具有低阈值电压。因此，在施加相同电压的情况下，编程单元吸收的电流比擦除单元少。

读取操作包括对单元进行偏置，并通过评估电流在电阻负载上产生的电压降来感测吸收的电流。负责此操作的电路称为感测放大器，原则上由电流 - 电压转换器和电压比较器组成。电压比较器将单元电流转换后的电压与参考电压进行比较，参考电压通常通过读取一个电流已知的单元（参考单元）获得。这种读取的精度约为几微安，执行操作所需的时间约为几十纳秒。

过去，此操作使用MOS晶体管模型作为单元模型进行模拟，其中阈值电压通过“手动”调整以模拟存储单元的编程或擦除状态。新提出的紧凑模型已成功应用于感测放大器的设计流程中，以提高模拟精度，因为该模型提供的模拟预测更接近实际电路性能，且不会增加模拟时间。

在进行读取操作时，设计师不仅要特别关注执行速度和精度（这涉及到与寄生组件相关的所有问题，如向各个端子的电阻、电源上的不必要电压降、寄生电容等），还要关注所使用电压的精度。此外，避免对共享所选位线或字线的未寻址单元施加任何电应力也很重要。特别是，用于读取的漏极电压值应选择得足够小以防止虚假编程，同时由于是电流读取，又要足够高以允许在所需时间内测量电流。

编程偏置

在编程过程中，通道热电子（CHE）现象用于将负电荷注入浮栅，以修改单元的阈值。为了实现这一结果，必须在单元的通道中施加电流，同时向漏极和控制栅极施加高电压。如今的闪存工艺中，这些电压分别约为4.5 V和10 V，通道中的电流范围约为100 µA。

多年来，闪存存储器正常运行所需的电压和电流发生了变化，主要是由于降低电源电压的需求。早期的器件有5 V电源（VDD）以及用于编程和擦除的12 V单独引脚（VPP），现在使用低至1.65 V的单电源，0.9 V也曾是一段时间内的现实目标。便携式设备（如手机、数码相机、MP3播放器等）的广泛普及推动了对降低功耗要求的大幅提升，以延长电池寿命。因此，单元的编程电流必须降低，从1 mA降至100 µA甚至更低。

CHE编程的主要限制是单元通道中必须有电流流动。由于为了减少编程时间，多个单元通常并行编程（如今最多可同时编程64个单元），因此需要片上电荷泵来产生所需的电流，这对面积占用的影响不可忽视。

电子也可以通过福勒 - 诺德海姆隧穿效应注入浮栅。在这种情况下，单元的功耗几乎降至零，但编程时间从几微秒增加到几毫秒。NAND型架构基于这种机制。在设计编程电路时，要特别注意在适当的时间正确生成不同节点的所有电压。此外，避免使单元受到可能改变存储信息的电应力非常重要。最后，在编程脉冲之后立即验证每个单元的状态也是必不可少的。

综上所述，浮栅器件紧凑模型和非易失性存储器的设计与应用是一个复杂而重要的领域，需要设计师和工程师综合考虑各种因素，以实现最佳的性能和成本平衡。

浮栅器件紧凑模型与非易失性存储器的深入探讨

编程与擦除机制的挑战与应对

在非易失性存储器的编程过程中，除了上述提到的通道热电子（CHE）编程和福勒 - 诺德海姆隧穿效应编程，还面临着诸多挑战。随着技术的发展，对存储密度和速度的要求越来越高，编程过程中的电流和电压控制变得更加关键。

为了更好地理解编程过程中的挑战，我们来看一个简单的列表：
1. 电流控制 ：如前文所述，CHE编程需要在单元通道中产生电流，而多单元并行编程时，片上电荷泵的设计和电流分配成为难题。不同单元的特性差异可能导致电流分布不均，影响编程的一致性。
2. 电压精度 ：编程所需的高电压必须精确控制，任何电压波动都可能导致编程失败或存储信息的损坏。特别是在低电源电压的情况下，如何稳定地产生和分配编程电压是一个挑战。
3. 编程时间 ：虽然福勒 - 诺德海姆隧穿效应编程功耗低，但编程时间长。如何在保证低功耗的前提下缩短编程时间，是提高存储器性能的关键。

为了应对这些挑战，可以采取以下措施：
- 优化电荷泵设计 ：通过改进电荷泵的电路结构和控制算法，提高电流分配的均匀性。例如，可以采用自适应电荷泵技术，根据单元的实际需求动态调整电流输出。
- 电压调节与监控 ：使用高精度的电压调节电路和监控系统，实时监测和调整编程电压。可以引入反馈机制，确保电压的稳定性。
- 混合编程技术 ：结合CHE编程和福勒 - 诺德海姆隧穿效应编程的优点，根据不同的应用场景选择合适的编程方式。例如，对于对速度要求较高的部分数据，可以采用CHE编程；对于对功耗要求较高的部分数据，可以采用福勒 - 诺德海姆隧穿效应编程。

下面是一个mermaid流程图，展示了混合编程技术的选择过程：

graph LR
    A[开始] --> B{数据类型}
    B -- 速度敏感 --> C[CHE编程]
    B -- 功耗敏感 --> D[福勒 - 诺德海姆隧穿编程]
    C --> E[编程完成]
    D --> E

擦除操作的特点与注意事项

擦除操作是将存储单元恢复到初始状态的过程。在NOR型闪存中，擦除通常采用对控制栅极施加负电压的方式。

擦除操作的主要特点如下：
| 特点 | 描述 |
| ---- | ---- |
| 电压要求 | 需要对控制栅极施加负电压，同时源极和衬底保持一定的正电压。 |
| 时间较长 | 擦除过程相对编程和读取操作时间较长，因为需要将浮栅中的电荷释放出来。 |
| 影响因素 | 擦除效果受到隧道氧化物质量、浮栅电荷分布等因素的影响。 |

在进行擦除操作时，需要注意以下几点：
1. 电压安全 ：施加的负电压必须在安全范围内，避免对器件造成损坏。过高的负电压可能导致隧道氧化物击穿，影响器件的可靠性。
2. 均匀性 ：确保所有存储单元都能均匀地被擦除。不均匀的擦除可能导致部分单元无法正常工作，影响存储器的整体性能。
3. 验证 ：擦除完成后，需要对存储单元进行验证，确保其阈值电压恢复到预期的范围。可以通过读取操作来验证擦除效果。

紧凑模型在非易失性存储器设计中的应用优势

紧凑模型（CM）在非易失性存储器设计中具有重要的应用优势。它可以帮助设计师更好地理解器件的行为，优化设计方案，提高设计效率。

紧凑模型的应用优势主要体现在以下几个方面：
1. 模拟精度 ：如前文所述，新的紧凑模型可以提供更接近实际电路性能的模拟预测，减少设计误差。在感测放大器的设计中，紧凑模型可以准确地模拟存储单元的电流和电压特性，提高读取操作的精度。
2. 设计效率 ：通过使用紧凑模型，设计师可以在设计阶段快速评估不同方案的性能，减少实际测试的次数。这可以大大缩短设计周期，降低设计成本。
3. 可靠性分析 ：紧凑模型可以考虑到工艺变化和器件参数的统计特性，帮助设计师进行可靠性分析。例如，在考虑工艺变化时，紧凑模型可以模拟不同参数组合下器件的性能，评估器件在各种情况下的可靠性。

为了更好地利用紧凑模型的优势，设计师可以按照以下步骤进行设计：
1. 选择合适的模型 ：根据设计需求和器件特性，选择合适的紧凑模型。不同的模型可能适用于不同的应用场景，需要进行仔细的评估。
2. 参数提取 ：从实际器件中提取模型所需的参数。这需要进行精确的测量和数据分析，确保参数的准确性。
3. 模拟与优化 ：使用提取的参数进行模拟，评估设计方案的性能。根据模拟结果进行优化，调整设计参数，直到满足设计要求。

未来发展趋势展望

随着半导体技术的不断发展，浮栅器件紧凑模型和非易失性存储器将面临新的机遇和挑战。未来的发展趋势可能包括以下几个方面：
1. 更高的存储密度 ：为了满足日益增长的数据存储需求，非易失性存储器的存储密度将不断提高。这需要进一步缩小器件尺寸，优化器件结构。
2. 更低的功耗 ：便携式设备的普及对存储器的功耗提出了更高的要求。未来的非易失性存储器将朝着更低功耗的方向发展，采用新的编程和擦除技术，降低能量消耗。
3. 更快的速度 ：在大数据和人工智能等领域，对存储器的读写速度要求越来越高。未来的非易失性存储器将不断提高读写速度，以满足高速数据处理的需求。
4. 智能化设计 ：随着人工智能和机器学习技术的发展，紧凑模型的设计和应用将更加智能化。可以利用机器学习算法自动优化模型参数，提高模型的准确性和适用性。

总之，浮栅器件紧凑模型和非易失性存储器的研究和应用是一个不断发展的领域。设计师和工程师需要密切关注技术发展趋势，不断创新和改进，以满足未来电子设备对存储器性能的更高要求。