u012780083的博客

具体内容可参考下文。：pcie空间中以DVSEC capability进行实现，实现相关的cxl寄存器。DVSEC：pcie定义的一种vendor extend capability。在pcie空间中基地址偏移0x700+.上图定义pcie定义的cxl device相关dvsec示意图。cxl device 在host向device空间映射时最多可以映射两块device physical address。vendor-specific header1为1E98h。

使用的是xilinx芯片AXI总线协议。首先说明一下AXI总线是内部总线，主要用于读写地址；且地址与数据可以乱序排列（支持突发模式）。https://zhuanlan.zhihu.com/p/96804919转自知乎，详细介绍AXI读写过程以及master、slave握手协议的方式。一般来说，总线位宽和burst size一致的，所以有时读写地址时会在前段加上一些固定的偏移地址。AXI-LITE是Burst-length严格定于1， burst size严格定于总线位宽的AXI.AXI-FULL作.

本章主要介绍几种高效的设计方法:*图解的方式进行抽象的状态机设计*在matlab 中灵活的使用DSP资源*软件.硬件编码设计5.2状态机图解通过设计一个低通滤波器,抽象出该程序状态机....

2020/04/03 从事fpga开发经典图书。今天开始阅读英文原版。因为买到的汉语版本讲的很差。上图很清晰的说明了软件的处理流程，解释了为什么只要改动rt必须从头编译。第一章：介绍archetictor speed三大影响因素：吞吐量，延时，时序（在逻辑内部主要有器件本生决定）...