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RSS订阅原创 黑苹果 - Big Sur（华硕Z97-a，E3-1230 V3，蓝宝石RX560D）
黑苹果版本Big Sur 11.6 (20G165)硬件配置安装后功能简述显卡正常驱动声卡正常有线网卡正常Wifi和蓝牙因为没有专门买硬件，无法使用，一般的USB无线网卡和蓝牙设备插上没法正常使用安装成功后截图EFI分享地址：https://gitee.com/jianfengtony/efi...
2022-02-24 22:28:58
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原创 Ubuntu使用mdadm工具创建RAID 0
目录Ubuntu使用mdadm工具创建RAID 01. RAID 0 简介2. Ubuntu下mdadm工具安装3. 创建Raid1）查看系统磁盘2）创建RAID3）查看创建结果4）格式化RAID5) 挂载RAID6）开机自动挂载RAID4. 保存RAID信息到配置文件4. 磁盘损坏替换5. 数据恢复6. Raid磁盘迁移（从旧主机迁移到新主机）Ubuntu使用mdadm工具创建RAID 01. RAID 0 简介创建RAID 0 至少需要两块以上的硬盘，它将两块以上的硬盘合并成一块，数据连续地分割在
2022-02-13 17:57:35
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原创 自己动手设计一个FPGA上可运行的简易CPU及汇编器
自己动手设计一个FPGA上可运行的CPU及汇编器前言简易CPU的基本功能和架构简介前言其实自己写一个CPU的想法早在2008年还在上大学的时候就有了，因为后来工作的原因，当然更多的是因为自己懒散的原因，一直没有投入精力去做这件事情。差不多在2015年的时候在做一个控制项目时，因为有一些实时性要求很高的控制及信号处理，又重新用到了FPGA，当时的项目是在FPGA上实现的，自己参与时项目主体基本做...
2019-06-03 11:35:53
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转载 makefile教程
http://wiki.ubuntu.org.cn/index.php?title=%E8%B7%9F%E6%88%91%E4%B8%80%E8%B5%B7%E5%86%99Makefile&variant=zh-cn
2015-07-12 00:35:35
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转载 gcov、lcov与genhtml 使用心得
gcc是linux平台下的C、C++ 编译器gcov是配合gcc产生覆盖信息报告的工具；lcov是将gcov产生的报告信息，以更直观的方式显示出来工具基本的使用方法分为4个阶段：（一）、gcc编译：产生插装后的目标文件test、gcov结点文件 test.gcno #gcc -fprofile-arcs -ftest-coverage -o test test.c
2015-07-06 22:43:25
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原创 Debussy简介
Debussy是NOVASSoftware, Inc（思源科技）发展的HDL Debug & Analysis tool，这套软体主要不是用来跑模拟或看波形，它最强大的功能是：能够在HDL source code、schematic diagram、waveform、state bubble diagram之间，即时做trace，协助工程师debug。Debussy软件在5.4版本以后不再有Win
2015-04-04 09:29:50
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原创 Matlab和Modelsim联合仿真
图文兼备，一步一步详细介绍了在Matlab的Simulink中调用Modelsim仿真HDL代码的设置步骤。
2015-02-15 09:56:12
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原创 三分频50%占空比电路的VHDL可综合代码
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;------------------------------------------entity div3 isport( clk_in : in std_logic; clk_out :
2015-02-14 21:52:06
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原创 一个32位DDS的可综合代码
功能描述： 累加器32位 频率控制字27位，高位屏蔽，内部设置为0 输出地址宽度11位，可带2k ROMlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;--------------------------------------------------
2015-02-14 21:51:21
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原创 Verilog中Task语句可综合设计实例
此程序在Xilinx ISE综合工具中实现了综合和布局布线后仿真，功能正确。感兴趣的可以一起讨论研究。`timescale 1ns / 1psmodule TaskLearn(clk , reset , signal);input clk , reset;output reg signal;reg [3:0]counter;reg [3:0]state;
2015-02-14 21:47:43
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原创 恒精度频率计的Verlog可综合代码
采用时钟频率为2MHz，不同的时钟频率需要修改相应的参数。在此只给出本时钟下的程序，其他时钟下请自行修正。module Cymometer(clk, reset, signal, FreqNs, FreqNx, Freq);parameter clk_freq = 2_000_000;/*clk为2MHz*/input clk;input reset;inp
2015-02-14 21:47:14
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原创 恒精度频率计的VHDL可综合代码
采用时钟频率为2MHz，不同的时钟频率需要修改相应的参数。在此只给出本时钟下的程序，其他时钟下请自行修正。------------------------------------------------------------------------------------ Company: XJTU-- Engineer: 唐剑峰-- -- Create Date:
2015-02-14 21:44:04
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空空如也
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