Verilog
我不是小马哥
这个作者很懒,什么都没留下…
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DC综合网表不带SDF仿真时,某DFF D端和Q端同时变化,导致仿真结果错误
DC综合网表不带SDF仿真时,某DFF D端和Q端同时变化,导致仿真结果错误;编译时加选项: -add_seq_delay 0.1ns来添加延时。添加选项:-seq_udp_delay 1。原创 2025-01-16 10:45:09 · 504 阅读 · 0 评论 -
并行CRC\scrambler生成器
http://www.OutputLogic.com原创 2024-04-22 16:27:18 · 398 阅读 · 0 评论 -
关于《自己动手写CPU》使用GNU工具过程遇到的问题
在雷思磊老师的《自己动手写CPU》这本书第四章GNU安装遇到的问题:1、书中提到使用Bin2Mem.exe的小工具,写完makefile后make工程中出现error。初学者遇到error比较头疼,可看出error是因为这个小工具出现的。解决方法:利用Linux命令ls -all 查看Bin2Mem.exe的权限,确定是否有可执行权限接下来我们要用到chmod命令原创 2016-07-17 17:24:37 · 1105 阅读 · 3 评论 -
阻塞赋值与非阻塞赋值
阻塞赋值与非阻塞赋值的区别———摘自《数字系统设计教程》 1.非阻塞(Non_Blocking)赋值(如b<=a) (1)在语句块中,上面语句所赋的变量值不能立即就为下面的语句所用; (2)块结束后才能完成这次赋值操作,而所赋的变量值是上一次赋值得到的; (3)在编写可综合的时序逻辑模块时,这是最常用 的赋值方法。 2.阻塞(blocking)赋值方式(如b=a;) (1)赋值语句执行完原创 2016-07-19 20:57:32 · 2596 阅读 · 1 评论 -
关于quartus综合不出现时钟频率的问题<No paths to report.>
<No paths to report.>原创 2017-11-28 08:43:27 · 3416 阅读 · 0 评论
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