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RSS订阅转载 fpga 中 clock skew
http://blog.chinaunix.net/uid-24203478-id-3025710.html 看了一篇论文才搞清楚clock skew的问题，详细内容见论文，以下写点要点：1、什么是clock skew?由于时钟线长度及负载不同，会导致时钟信号到达相邻两个时序单元的时间不同，于是产生所谓的CL OCK SKEW （时钟偏移）。2
2014-09-03 22:43:31
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转载 verilog阻塞与非阻塞的综合
关于阻塞和非阻塞语句的5大原则：原则1： 时序电路建模时，用非阻塞赋值。原则2： 用always块写组合逻辑时，采用阻塞赋值。原则3： 在同一个always块中不要同时使用非阻塞赋值和阻塞赋值。原则4： 锁存器电路建模时，用非阻塞赋值。原则5： 在同一个always块中同时建立时序和组合逻辑电路时，用非阻塞赋值。最好按照这些原则去做，以免综合出的电路不合要求。例
2014-09-03 22:43:14
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转载 关于建立保持时间以及时序的一些问题集合
【面试集锦】setup/holdviolation解决办法:http://www.socvista.com/bbs/viewthread.php?tid=705&page=1【面试集锦】什么是Setup和Holdup时间？:http://www.socvista.com/bbs/viewthread.php?tid=704&page=1求助 建立时间和保持:http://www.s
2014-09-03 22:42:30
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转载 异步复位、同步释放
一个简单的异步复位的例子always @ (posedge clk or negedge rst_n) if(!rst_n) b else b 我们可以看到FPGA的寄存器都有一个异步的清零端（CLR），在异步复位的设计中这个端口一般就是接低电平有效的复位信号rst_n。即使说你的设计中是高电平复位，那么实
2014-09-03 22:21:00
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空空如也
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