鱼小布的博客

1. 问题描述： 设计16位加法器遇到的问题： Error: Can’t synthesize current design – Top partition does not contain any logic 问题分析： 在程序中使用电路图为顶层文件，但是没有接上管脚，所以弹出以上错误 如果使用verilog文件作为顶层文件，一般不会出现这种问题 2.解决方法：

Quartus II中`include的使用出错 错误原因：在Quartus II中同一工程目录下，使用`include “xxx.v”会产生重定义的错误 解决方法: 去掉 `include “aaa.v”