verilog一点总结

always @()	括号里的是敏感列表,如果括号里的内容发生变化就会触发
reg和wire区别	reg有存储的功能，即需要记忆之前的值
<= 和 =区别	<=是时序逻辑，=是组合逻辑
tb	是testbecnh的缩写，指的是测试文件
4’d61	<位宽>’<进制><数值>位宽小于相应数值的实际位数时，相应的高位被忽略。