HDLBits练习——Exams/2014 q4a

呆杏呀

于 2022-10-11 00:59:40 发布

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文章标签： fpga开发

本文链接：https://blog.youkuaiyun.com/tanxinxin512/article/details/127255497

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本文介绍了一个使用Verilog语言实现的移位寄存器电路模块。该模块包含五个输入信号：时钟clk、输入信号w、控制信号E和L、以及输入信号R，输出信号为Q。通过一个一级二路选择器和一个二级二路选择器实现信号的选择，并在时钟的正沿进行状态更新。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Consider the n-bit shift register circuit shown below:
在这里插入图片描述
Write a Verilog module named top_module for one stage of this circuit, including both the flip-flop and multiplexers.

前言

五个输入，包括一个时钟clk，一个一级二路选择器1端的输入信号w，一个一级二路选择器的控制信号E，一个二级二路选择器1端的输入信号R，一个二级二路选择器的控制信号L；一个输出信号Q。

代码

module top_module (
    input clk,
    input w, R, E, L,
    output Q
);
    always@(posedge clk)begin
        Q<=L?R:E?w:Q;
    end
endmodule

总结

对于判断语句的复用，注意靠近问号的为真。