
IA-32原理
_STONER_
这个作者很懒,什么都没留下…
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Intel® 64 and IA-32 Architectures Software Developer's Manual:Vol 3 Section 11
第六章内存缓存控制这一章描述了内存缓存和缓存控制机制翻译 2018-06-10 22:42:33 · 503 阅读 · 0 评论 -
Intel® 64 and IA-32 Architectures Software Developer's Manual:Vol 3 Section 6
第六章任务管理器翻译 2018-05-19 02:47:39 · 539 阅读 · 0 评论 -
Intel® 64 and IA-32 Architectures Software Developer's Manual:Vol 3 Section 7
第七章多处理器管理翻译 2018-05-19 02:44:48 · 246 阅读 · 0 评论 -
Intel® 64 and IA-32 Architectures Software Developer's Manual:Vol 3 Section 10
第八章高级可编程中断处理器(APIC)高级可编程中断处理器(参考以下章节的本地APIC)在IA-32的Pentium处理器上被引入(参照17.26节,高级可编程中断处理器),同时包含在P6家族,Pentium 4,Intel 志强处理器和其他较新的Intel 64和IA-32处理器家族中(参照8.4.2章节,本地APIC的存在)。本地APIC为处理器提供两项主要功能: ...翻译 2018-02-10 03:37:30 · 1890 阅读 · 0 评论 -
Big Mode
首先,说下开机后CPU的第一个动作:CS=DS=ES=SS=0xFFFF,IP=0x0000。因为当前模式是实模式,CS:IP指向的地址实际是0xFFFF0,这个地址存的是个far jump,去跳到BIOS的POST阶段(BIOS在FlushROM执行和RAM里执行的细节还需要了解),其中一个目的就是重置CS寄存器。什么是32位Big Mode(或称Flat Mode)?它在什么情景下会被用到?解原创 2017-06-25 04:15:04 · 453 阅读 · 0 评论 -
MMU地址转译的位数选择
定义一个页面大小为:P=2y;y为页面所占位数;x为PDT和PT所占位数P = 2^y;\text{y为页面所占位数};x\text{为PDT和PT所占位数}给出下面两个公式 {2x+y=32;2y=4×2x; \begin{cases} 2x + y = 32;\\ 2^y = 4\times2^x; \end{cases}结果:原创 2017-06-25 03:36:54 · 257 阅读 · 0 评论 -
AWE & PAE
PAE和AWE本质上是无关的东西PAEPAE是需要硬件支持的,32位地址总线变成36条,那么寻址范围从4G变成了64G;此外PDE和PTE中的pfn的范围也大了(页大小没有变),所以PDE和PTE的长度就变了,成了8字节,那么虚址物址映射时,1个页面就只能存512项PDE或PTE,2^9,原来的10+10+12变成了9+9+12少了2位,所以又增加了一级映射,也就是三级映射的成因。如果是LARGE原创 2017-07-02 03:31:24 · 568 阅读 · 0 评论