是真学霸自风流，公众号：IC免费课

FPGA开发中，一种最常用的复位技术就是“异步复位同步释放”，这个技术比较难以理解，很多资料对其说得并不透彻，没有讲到本质，但是它又很重要，所以对它必须理解，这里给出我的看法。讲到这个之前，我们要先熟悉recovery time和removal time的概念。如下图：对于异步复位而言，假设是低电平有效，那么很容易碰到的情况就是我在释放该信号的时候，发现它的释放沿居然跟

xilinx zynq-7000开发《宽带实时自适应滤波器》，主要包含：GAL-NLMS算法，linux操作系统和QT图形界面。1，ramdisk不用也可以启动操作系统。可以将ramfs作为根文件系统，也可以将SD卡的ext4分区作为根文件系统。具体是哪一个，涉及到编译设备树的时候修改启动参数。不过，必须有一个作为根文件系统。2，以ramfs作为根文件系统的时候，SD卡的ext4分区会

任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。我们的分析从下图开始，下图是常用的静态分析结构图，一开始看不懂公式不要紧，因为我会在后面给以非常简单的解释：这两个公式是一个非常全面的，

所谓逻辑工程师，就是既非硬件工程师，也非软件工程师的一种职业。使用硬件编程语言verilog/VHDL开发硬件，做这种开发的人既要懂硬件，也要懂算法，最终将算法用硬件实现。这应该算得上是一个传统行业了，因为IC设计领域前端就是用硬件语言开发的，FPGA也是用它开发的，技术上比较成熟了，资料也多。可是，实际上，很多FPGA技术的大牛，去换工作发现并不理想，连特权同学都很迷茫，原因在于技术大牛们往

原文：点击打开链接FIFO 很重要，之前参加的各类电子公司的逻辑设计的笔试几乎都会考到。FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址

关于同步器为什么需要二级D触发器的疑问　上周，在做VGA接口显示实验时，框图中的同步器引起了我的注意。从理论上说，一级同步器已经能够实现同步，为什么还要使用两级同步器呢？首先，我想说理论与实际是有差距的，理论上在数字电路上的触发器都是稳态的，要么为0，要么为1，因此理论上说一级同步就够了，可实际上，除了高电平和低电平，同步器在建立时间或保持时间得不到满足的情况下，会进入亚稳态。亚稳态通

在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。    图1是一个跨时钟域的异步通信实例，发送域和接收域的时钟分别是clk_a和clk_b。这两个时钟频率不同，并且存在一定的相位差。对于接收时钟域而言，来自发送时钟域的信号da

在一个fpga系统设计中，经常需要处理多个时钟来源，比如FPGA作为一个转发桥连接几个不同的IC。不同的时钟域有不同的时钟频率和时钟相位。如何处理好多个时钟信号在FPGA内部的关系，让数据以及相关的控制信号在不同的时钟域之间准确的传递就是一个比较困难的问题。在这种情况下，建立与保持时间就显得尤为重要。理论上完美的信号应该是矩形的，上升和下降时间为0，在低速率系统中，上升下降时间确实可以忽略不计，但

一直看到各种文献中