本文揭示了在VHDL或Verilog设计中，case和if-else语句在逻辑综合中的不同影响，以及always块中reg类型变量的重要性。错误1讨论了always@(*)和always@posedge的区别导致的额外DFF，错误2则聚焦于时序逻辑下decoder的使用及其延迟。关键词：case, if-else, reg, 组合逻辑, 时序逻辑, DFF, mux, decoder, Verilog, VHDL.
（1）case语句会综合出mux或decoder，而if-else语句会综合出mux和比较器comparator；
（2）always块中赋值的变量为reg型，否则会出现error：“illegal LHS in quasi continuous assignment”
（3）always@（*）为组合逻辑，mux、decoder、encoder均为组合逻辑，case语句可以综合出来mux
（4）always@（posedge clk or negedge rst_n）为时序逻辑，会综合出DFF（寄存器）
错误1：
将always@（*）错写成always@（posedge clk or negedge rst_n），综合时多出了一个DFF，使得输出信号out延迟out2一个时钟周期；
错误2：故意将decoder4_16分别用以下语句表示，
always@（*）
always@（posedge clk or negedge rst_n）
差别仅在于，时序逻辑中decoder输出信号要经过一个DFF才能输出给out2，相较于out1延迟1个时钟周期。
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