我脑残实验室verilog学习笔记——5/30/2011

 

 

 

1、跳边沿检测和电平检测：
   电平检测较为简单，只要在always中运用if（signal=1）或者if（signal=0）来检测就行，简单但有时会不满足设计的要求，这就需要跳边沿检测来弥补。但是跳变沿检测就较为麻烦，以下是一种用于跳边沿检测的方法：

 

   always @(posedge clock)   // indicate的上跳沿

     begin

     a <= indicate;  

         b <= a;

         end

         assign flag_indicate = ((b==0)&&(a==1))?1:0

这段程序利用了非阻塞赋值的特点，在时钟的上跳沿触发对a和b的赋值，a的值是当前的indicate