sinat_40450614的博客

替换表达式：:s/正则表达式/替换字符串/选项 实例解释： :s/\<four\>/4/g " 将所有的four替换成4，但是fourteen中的four不替换    之所以不会替换fourteen中的four，是因为"\<"表示单词词首，而“\>”表示匹配单词词尾，词尾匹配为空，即只匹配four，而不匹配fourteen...

再比如： find ./ -name "*pl" -print 这条指令中./表示当前目录，*表示通配字符，

https://codeday.me/bug/20180823/227497.html 我有两个文件： f1: 111 aaa 444 222 bbb 555 333 ccc 666 f2: 111 333 000 444 222 444 111 555 333 555 555 666 如何使用awk替换“f1”中的第二列,使用“f2”中的第三列？ 最佳答案 尝试： awk 'F...

整页翻页 ctrl-f ctrl-b f就是forword b就是backward 翻半页 ctrl-d ctlr-u d=down u=up 滚一行 ctrl-e ctrl-y zz 让光标所杂的行居屏幕中央 zt 让光标所杂的行居屏幕最上一行 t=top zb 让光标所杂的行居屏幕最下一行 b=bottom ...

set_app_var enable_page_mode off 一次性显示完所有的分页信息

：syn off 关闭高亮 ：syn on 打开高亮 gg 返回文件顶部 ：sp <file path> 可以在打开一个文件terminal的同时打开另一个文件分屏显示 ：bd 分屏结束 ls <file/directory name> 显示文件或目录 gvim diif ./scripts_top.tcl ./solutions/scan_top.tcl 用...

读library的头文件： process corner； operate condition； timing information; power information; pad attributes; wire loads; cell(包括combinational cell，sequential cell)；

单比特信号跨时钟域处理：clock domain crossing          亚稳态：指触发器无法在某个规定时间段内达到一个可确认的状态。 一般解决方法： 　　1 降低系统时钟 　　2 用反应更快的FF 　　3 引入同步机制，防止亚稳态传播 　　4 改善时钟质量，用边沿变化快速的时钟信号   如果从逻辑设计角度简单来说就是加两级DFF。称为同步器吧。具体细分为level ...

模块的概念 模块（module）是verilog最基本的概念，是v设计中的基本单元，每个v设计的系统中都由若干module组成。 1、模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。 2、模块的实际意义是代表硬件电路上的逻辑实体。 3、每个模块都实现特定的功能。 4、模块的描述方式有行为建模和结构建模之分。 5、模块之间是并行运行的。 6、模块是...

1.与电路板和其他芯片的接口-IO pad 2.存放程序的空间-ram和rom 3.搭建逻辑电路的基本组件 –标准逻辑单元 我们DFT工程师所有的工作的目的只有一个-设计和插入数字电路，测试整个芯片的制造质量，筛选出没有制造缺陷的芯片。针对芯片的三大部分，我们DFT工程师手里有三大法宝 BSCAN技术-- 测试IO pad，主要实现工具是Mentor-BSDArchit,sysnopsy-BSD ...

“.”和可以匹配任意字符，“*”可以匹配0—任意多个数量的字符， 例如，匹配替换 output[3:0] abcd可以写为：:%s/\s\+output\s\+.*\s\+abcd

下面三个前缀用来访问特殊的数值 “$”——访问环境变量； “&”——访问Vim选项； “@”——访问寄存器。 例如 :echo$VIM /usr/share/vim :echo$VIMRUNTIME usr/share/vim/vim73 :echo&sessionoptions blank,buffers,folds,help,options,tabpages,wins...