要恰饭得嘛

顺便用了一下幕布这个生成思维导图的软件，发现挺好用的！！！

当使用orcad画原理图时，有时候会遇到网络名与引脚名一样的情况，而我们不能通过pins修改，就很气，只能在Aliases中修改，但在Aliases中，我们并不知道这个修改的是哪个引脚，这对于批量修改是非常不便的，我研究了一晚上发现了一个巧妙的方法！仅适用与引脚排列有序的情况！且我们是单侧单侧的进行修改！！！！！首先，在ALIASES中，将要修改的网络名统一成1，或者2……直接拖就可以了

编译好Verilog文件后（module名与文件名一致）点击Processing 》Start 》Start Test Bench Template Writer创建testbench的.vt文件自动保存在工程目录下的simulation/modelsim文件夹下，打开编辑`timescale 1 ps/ 1 psmodule kechengsheji_vlg_tst();// constants...

代码为：module block(a, b, l1, l2, l3, l4, clk);input a, b;input clk;output reg l1, l2, l3, l4;always@(posedge clk)begin  l1 = a; l2 = l1;endalways@(posedge clk)begin l3 <= a; l4 <= l3;endendmoduleL...

1.编译时出现报错：ERROR:Pack:1107 - Pack was unable to combine the symbols listed below into a   single IOB component because the site type selected is not compatible.即名字为IP_LXXX_X的引脚只能作为专用输入引脚，而不能作为输出引脚。这是我在...

做了一套Altium应用电子设计认证的题，虽然是一个很简单的两层板，但是还是学到了很多新的小操作，在这里从头到尾列举一下。平台：altium designer15 PART 1:原理图的绘制和原理图库的小细节1.原理图库添加新封装1.双击原理图库，然后进入SCH library界面若没有此选项，则从右下角中选择SCH2.点击添加，输入封装名称即可3.绘制好封...

初学Hyperlynx，记录一下最近的学习进度。成功仿真出了传输线端接对反射的改善，以及串扰的抑制。输出端选择：输入端选择： 一、传输线端接（接收端并联端接）在接收端并联端接一个与传输线阻抗匹配的电阻，因接收端多为大输入阻抗，故并联后电阻约等于传输线阻抗，此法虽然改进了振铃现象，但会降低高电平。端接前：  使用8mil宽，8in长的传输线时，接收端产生严...

之前在某网站投的寒假硬件工程师实习简历有回应了，是成都纵横智控，一个规模不大的创业型公司。2018-12-18号中午收到面试通知，居然让我12-19，上午10：00去面试。赶紧把实验课安排好了，然后19号7点起床准备出发。本以为会很远，结果半小时就到了。。。。玩了一会儿就去公司面试了，进入公司发现规模真的不大，可能就十多个人。面试我的是一个成信毕业的，还算友善，单独面试的倒也不紧张。问了很...