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harvest_wang
这个作者很懒，什么都没留下…
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Vivado IP核综合方式
Vivado的IP核有两种综合方式，分别是OOC和Global。OOC是Out Of Context的简写，字面意思是脱离上下文；Global字面意思是全局的意思。在综合IP核时，如果选择的是Global，表示IP生成的文件将会和其他的用户文件一起进行综合。这意味着每一次用户文件被修改后，IP都会跟着一起被综合一遍。如果选择的是OOC，Vivado会把生成的IP当成一个单独的模块进...原创 2020-01-08 16:10:42 · 2386 阅读 · 1 评论 -
FPGA原语之ISERDES/OSERDES
ISERDES/OSERDESISERDES模块的作用在于实现高速源同步输入数据的串并转换。OSERDES模块的作用在于实现高速源同步输出数据的并串转换。SERDES支持SDR和DDR两个模式。SDR模式支持2、3、4、5、6、7、8bit位宽；DDR模式支持4、6、8bit位宽，10或14bit位宽需要两个模块级联。Bitslip模块可以使设计者重新排列输入的并行数据，可用于...原创 2020-01-08 15:40:45 · 18814 阅读 · 0 评论 -
FPGA原语之IDDR/ODDR
IDDR/ODDR1. IDDRIDDR的VHDL例化如下。IDDR_inst : IDDR generic map ( DDR_CLK_EDGE => "OPPOSITE_EDGE", -- "OPPOSITE_EDGE", "SAME_EDGE" -- or "SAME_EDGE_PIP...原创 2020-01-08 15:36:22 · 6282 阅读 · 0 评论 -
XILINX MIG IP核配置
MIG IP核简介MIG IP核的时钟树当System Clock和Reference Clock从外部输入时，在FPGA options中按照实际布线情况选择单端或者差分；当这两个时钟由FPGA内部PLL或者MMCM产生时，选择No Buffer。XILINX建议这两个时钟与电路板直接连接，因为这样得到的时钟信号的jitter比PLL/MMCM输出的时钟信号的jitter要小；参考时钟...原创 2019-12-05 20:57:04 · 4296 阅读 · 1 评论