makefile中的@ $ :

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#makefile

makefile中的@ $ :

MKCONFIG	:= $(SRCTREE)/mkconfig

smdk2410_config	:	unconfig
	@$(MKCONFIG) $(@:_config=) arm arm920t smdk2410 NULL s3c24x0

@$(MKCONFIG)   @表示在执行命令时不输出命令本身，只输出结果
                                $(MKCONFIG)表示(MKCONFIG) 这个变量的值mkconfig
$(@:_config=)      这里用到了makefile的变量替换规则，$(VAR:A=B)表示替换变量$VAR中的A为B，
                                即把$@中的_config替换为空变成smdk2410，$@ 目标文件，$^ 所有的依赖文件，$< 第一个依赖文件。


:= ，=，?=的区别
:=不递归赋值
= 递归赋值
?=默认值   
“:=” 的意思是，它右边赋得值如果是变量，只能使用在这条语句之前定义好的，而不能使用本条语句之后定义的变量；
于此对应的是“=”，当它的右边赋值是变量时，这个变量的定义在本条语句之前或之后都可以；
而“?=”是指，该符号左边的变量，如果在本条语句之前没有定义过，则执行本语句，如果已经定义，那么本语句什么都不做

$0 $1 $2 ……$n 表示命令行的参数，$0是命令本身，$1是第一个参数，$n是第n个参数

Makefile:自动化变量 $@，$^，$＜，$?
五山口老法师
07-24 1342
Makefile有三个非常有用的变量。分别是$@，$^，$<代表的意义分别是： $@ 表示目标文件 $^ 表示所有的依赖文件 $< 表示第一个依赖文件 如果我们使用上面三个变量，那么我们可以简化我们的Makefile文件为： # 这是简化后的Makefile main：main.o mytool1.o mytool2.o gcc -o $@ $^ main.o：main.c mytool1.h mytool2.h gcc -c $< mytool1.o：mytool1.c
Makefile中=, :=, ?=和+=的含义
一只立志于养老婆的程序猿
12-20 4617
Makefile中=, :=, ?=和+=的含义1. 含义1.1 " = "1.2 " := "1.3 " ?= "1.4 " += "2. 实例   在Makefile语法中，时不时会见到各种“=”号的赋值语句，除了常见的“=”和“:=”，还有“?=”等   那么这些赋值等号分别表示什么含义呢？ 1. 含义 1.1 " = " “=”是最普通的等号，然而在Makefile中确实最容易搞错的赋值等号，使用“=”进行赋值，变量的值是整个makefile中最后被指定的值。不太容易理解，举个例子如下： VI
makefile '@' '$' '$$' '-' '-n ' 使用小结
Tony的专栏
03-18 6559
makefile
makefile中命令前加一个@
剪烛西窗
02-11 2193
makefile中命令前加一个@。。 makefile中命令前加一个@。。 好像是不显示错误的信息，不加也是可以的 以上理解有误。。下面是正确的。 通常，make会把其要执行的命令行在命令执行前输出到屏幕上。当我们用“@”字符在命令 行前，那么，这个命令将不被make显示出来，最具代表性的例子是，我们用这个功能来像 屏幕显示一些信息。如： @echo 正在编译XXX模
Makefile中的$@, $^, $＜ , $?, $%, $+, $*
u011029104的专栏
08-17 6040
1、$@ 表示目标文件$^ 表示所有的依赖文件$< 表示第一个依赖文件表示比目标还要新的依赖文件列表$% 仅当目标是函数库文件中，表示规则中的目标成员名。例如，如果一个目标是“foo.a(bar.o)”，那么，“$%”就是“bar.o”，“$@”就是“foo.a”。如果目标不是函数库文件（Unix下是[.a]，Windows下是[.lib]），那么，其值为空。$+ 这个变量很像“$^”，也是所有依赖目标的集合。只是它不去除重复的依赖目标。
Makefile中$@，$^，$<
u011370207的博客
05-17 2695
$@——目标文件；$^——所有依赖文件；$&lt;——第一个依赖文件。例如：下面是一个Makefile：main：main.o mytool1.o mytool2.o gcc -o main main.o mytool1.o mytool2.o main.o：main.c mytool1.h mytool2.h gcc -c main.c mytool1.o：mytool1.c m...
精选资源
万能makefile写法详解，一步一步写一个实用的makefile，详解 sed 's,\($*\)\.o[ :]*,\1.o $@ : ,g' $@; \-附件资源
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万能makefile写法详解，一步一步写一个实用的makefile，详解 sed 's,\($*\)\.o[ :]*,\1.o $@ : ,g' $@.$$$$ > $@; \-附件资源
Makefile 特殊符号 - `-` `@` `+` `$` `$$`
程永强
03-09 6498
Makefile 特殊符号 - - @ 1. - 符号 (连字符) 任何命令行的任何非零退出状态都被忽略，忽略当前命令行执行时所遇到的错误。 make 在执行命令的时候，如果遇到 error，会退出执行。加上减号的目的是即便此命令行执行出错，那么也不要管，继续执行 make。 通常删除或者创建文件时，遇到文件不存在或者已经创建。如果希望忽略掉错误，继续执行，就可以在命令行前面添加 -。 .PHON...
Makefile中的$@, $^, $&lt； , $ , $%, $+, $
2401_85013850的博客
05-15 1209
在Makefile中，它被展开为已经存在的、使用空格分开的、匹配此模式的所有文件列表。3：Makefile使用%=main进行替换后，命令变成了sed ‘s,(main).o[ :]*,\1.o main.d ： ，g’ < main.pid > main.d;4 ： 通过sed的正则表达式，输入的main.o:main.c defs.h被替换成了main.o main.d : main.c defs.h。[address[,address]]：是指要处理的行的范围，在这次的操作中采用的是默认值。
MakeFile中的@与$的作用
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‘@’ 符号的使用 通常makefile会将其执行的命令行在执行前输出到屏幕上。如果将‘@’添加到命令行前，这个命令将不被make回显出来。 例如：@echo --compiling module----; // 屏幕输出 --compiling module---- echo --compiling module----; // 没有@ 屏幕输出echo --compiling mod...
inux下C语言编程基础知识
jiaoxiaomin的专栏
09-13 1078
   inux下C语言编程基础知识    这篇文章介绍在LINUX下进行C语言编程所需要的基础知识。在这篇文章当中，我们将会学到以下内容：  -源程序编译 
Makefile中的@
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06-11 893
Makefile中的@ 通常，make会把其要执行的命令行在命令执行前输出到屏幕上。当我们用“@”字符在命令行前，那么，这个命令将不被make显示出来，最具代表性的例子是，我们用这个功能来像屏幕显示一些信息。如：      @echo 正在编译XXX模块......  当make执行时，会输出“正在编译XXX模块......”字串，但不会输出命令，如果没有“@”，那么，m
Makefile中的$@、$＜.......
x16669的博客
03-17 1201
如果目标是“dir/a.foo.b”，并且目标的模式是“a.%.b”，那么，“$*”的值就是“dir/a.foo”。如果目标中没有模式的定义，那么“$*”也就不能被推导出，但是，如果目标文件的后缀是make所识别的，那么“$*”就是除了后缀的那一部分。例如：如果目标是“foo.c”，因为“.c”是make所能识别的后缀名，所以，“$*”的值就是“foo”。例如，如果一个目标是“foo.a(bar.o)”，那么，“$%”就是“bar.o”，“$@”就是“foo.a”。$^ 表示所有的依赖文件。
makefile中的$@、$＜ 和 $^
qq_43352163的博客
11-06 1771
自动变量含义典型用途$@当前目标文件的名称生成目标文件$<第一个依赖文件的名称编译源文件生成目标文件$^所有依赖文件的名称列表链接所有依赖文件生成目标文件。
关于Makefile的 $@, $^, $＜
的博客
10-20 349
eg： $(TARGET) : file1.o file2.o file3.o $(TARGET),表示 目标文件， 冒号后面 file1.o file2.o file3.o 表示目标的依赖文件 $@：表示目标文件, 即 $(TARGET) $^：表示所有的依赖文件， 即 file1.o file2.o file3.o $<：表示第一个依赖文件, 即 file1.o ...
Makefile中@$(MAKE) -C apps
最新发布
09-05
在 Makefile 中，`@$(MAKE) -C apps` 这一指令具有特定的含义和使用场景。 ### 含义 - `@`：这是 Makefile 中的一个特殊字符，其作用是在执行命令时，不将该命令本身输出到终端。通常，Makefile 在执行命令前会先把要执行的命令打印出来，使用 `@` 可以避免这种输出，让终端输出更加简洁。 - `$(MAKE)`：这是一个变量，它通常会被展开为 `make` 命令本身。在 Makefile 里使用 `$(MAKE)` 而非直接写 `make`，是为了确保在嵌套调用 `make` 时，使用的是当前正在执行的 `make` 程序，避免因系统中存在多个版本的 `make` 而产生混淆。 - `-C apps`：`-C` 是 `make` 命令的一个选项，它的功能是切换到指定的目录去执行 `make` 操作。`apps` 就是指定的目录名，也就是说，`-C apps` 会让 `make` 命令进入 `apps` 目录，然后在该目录下执行 `make` 操作。 综合起来，`@$(MAKE) -C apps` 的含义是：在不输出该命令本身的情况下，进入 `apps` 目录并执行 `make` 操作。 ### 用法 `@$(MAKE) -C apps` 常用于大型项目的分层构建。当项目规模较大时，通常会把项目拆分成多个子目录，每个子目录都有自己独立的 Makefile，负责编译该子目录下的代码。主 Makefile 可以通过 `@$(MAKE) -C` 指令，依次进入各个子目录，调用子目录下的 Makefile 进行编译。 以下是一个简单的示例，展示了如何在主 Makefile 中使用 `@$(MAKE) -C apps`： ```makefile # 主 Makefile all: @$(MAKE) -C apps clean: @$(MAKE) -C apps clean ``` 在这个示例中，当在主目录下执行 `make all` 时，会进入 `apps` 目录并执行 `make` 操作；执行 `make clean` 时，会进入 `apps` 目录并执行 `make clean` 操作。 假设 `apps` 目录下有如下 Makefile： ```makefile # apps 目录下的 Makefile target := app all: $(target) $(target): gcc -o $(target) main.c clean: rm -f $(target) ``` 这样，主 Makefile 就可以通过 `@$(MAKE) -C apps` 来调用 `apps` 目录下的 Makefile，实现分层构建。 ### 相关问题
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