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FPGA学习杂记 可编程逻辑设计中常用的4种设计思想与技巧 FPGA学习杂记 for语句在RTL级编码中极少使用，原因是for循环会被综合器展开为所有变量情况的执行语句，每个变量单独占用寄存器资源，不能有效地复用资源，造成巨大的资源浪费。 if……else if……else语句是有优先级的，而case语句是平行的结构。建立优先级结构会消耗大量的组合逻辑，所以能使用case语句的地方尽量用case替代

原文链接时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。状态机采用VerilogHDL语言编码，建议分为三个always段完成。三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使