2. Verilog 语言要素，数据类型

Verilog HDL 语言要素

• 空白符：
  空格符\b，制表符\t，换行符，换页符，在编译和综合时，空白符被忽略
• 注释符：
  a.单行注释：//
  b.多行注释：/* — */
• 标识符:
  用来命令信号名， 模块名，参数名
  字母，数字，$，_ 组合，字母区分大小写，第一个字符必须是字母或下划线
• 转义标示符
  以\表示
• 关键字
  所有关键字都是小写的**
• 数值
  (高电平逻辑1，大于0.7v =>1 cmos)

状态	含义
0	低电平，逻辑0或‘假’
1	高电平，逻辑1成‘真’
x或X	不确定或未知的逻辑状态
z或Z	高阻态

• 整数及其表示
  +/- '<base_format>
  二进制b/B
  八进制a/O
  十进制d/D
  16进制h/H 集成4bit
  ![在这里插入图片描述](https://img-blog.csdnimg.cn/b72fab0841c045ffaaf2461dd1dcbb48.png

• 实数及其表示
  a.十进制表示
  b.科学计数法
  ![在这里插入图片描述](https://img-blog.csdnimg.cn/a558a50d38b243d2ac04c91695e6ca40.png

• 数据类型
  

• 物理数据类型

• 1. 连线型
     wire
     tri
• 2. 寄存器型
     

• 连线型和reg型数据类型的声明
  
  

• 存储器
  

• 抽象数据类型