ronaldo_hu的专栏

这几天对于verlog里面reg变量赋值，导致数据delay的情况十分混论，这里理一理; 首先单独一个reg型变量在always块中，进行常数赋值或者自赋值，显然不会产生delayalways@( posedge clk or negedge rst_n ) begin if( !rst_n )begin count_reg <= 0; end else

这个问题我纠结了好久，本来以为写对了的代码，结果发现再添加了延时操作以后，时序仿真中出现了延拍现象，导致后面的时序都错了。今天找到了解决方法，特此写一个博客记录一下： 首先我想到的是方法如下：always@( posedge scl ) begin s0 <= sda; endalways@( negedge scl ) begin s1 <= sda; endalways@( n