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RSS订阅原创 思尔芯与亚科鸿禹签署合并重组协议，合力打造数字前端EDA平台
硬件仿真与原型验证同属硬件辅助验证工具，前者面向超大规模设计的全芯片深度调试，后者以接近芯片真实运行的速度支撑系统软件与固件开发，两者共同支撑左移验证。思尔芯与亚科鸿禹各具技术和产品优势，本次交易将整合双方的研发项目，重点投向高端验证与仿真方向，避免重复投入与资源分散。新增资金与随之进入的外部资源，将为这一方向的持续研发与商业化提供强有力的支撑。这笔资金将为合并后的公司提供长周期的资金保障，重点投向高端验证与仿真方向的研发攻坚、工程团队扩充与客户支持体系建设，并支持公司在产品迭代与商业化推广上加速推进。
2026-10-14 16:42:54
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原创 思尔芯RCF RTL自动分割工具，助力大规模AI/HPC芯片原型验证
我们的目标是提升芯神瞳用户的全流程效率，缩短从 RTL 到波形观测的验证周期，确保全流程更加高效可控。不同于传统 EDA 工具在网表生成后才开始分割的低效模式，RCF 直接在 RTL 代码层面进行切割，不仅实现了综合与布局布线的并行处理以大幅缩短整体编译周期，还能大幅度保持设计结构和信号名称的一致性方便后续调试。思尔芯RCF 工具，凭借从 RTL 级自动分割到时序分析、从资源估算到调试观测的全链条能力，正帮助越来越多的芯片设计团队将数十亿门级的验证挑战，转化为可控、可衡量、可高效迭代的工程标准流程。
2026-08-06 14:53:15
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原创 白皮书|从RTL适配到硅前验证：如何构建有价值的FPGA原型平台
本文探讨了FPGA原型验证在现代SoC设计中的关键作用，指出其价值不应局限于简单的RTL适配，而应关注系统级验证能力。文章提出了构建有效硅前验证平台的五大要素，并强调原型验证需产出硬件功能、软件启动、系统性能、接口兼容性和压力测试等多维度证据。思尔芯的芯神瞳解决方案被介绍为包含硬件平台、自动化工具链和丰富接口生态的完整验证系统。最后提供原型就绪检查清单，帮助团队评估验证平台是否真正具备降低流片风险的能力，强调应将原型验证从"装得下RTL"提升至"获取有价值的硅前证据"
2026-07-28 15:45:40
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原创 面向超大规模SoC的硬件辅助验证：技术演进与左移策略实践
当设计趋于稳定，借助FPGA原型验证的高运行速度，为软件团队提供接近真实芯片的执行环境（Pre-silicon Software Execution），在系统层面并行开展操作系统移植、驱动与BSP开发、应用级验证等工作，消除硬件设计与软件开发之间的等待壁垒，实现真正的软硬件协同。在RTL早期阶段，利用硬件仿真的信号全可视和全系统调试能力，直接开展系统级验证，包括全系统启动、复杂交互与多子系统集成测试，弥补软件逻辑仿真因速度瓶颈无法覆盖的场景，提前暴露架构与集成缺陷。
2026-07-23 09:34:40
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原创 聚生态之力，践左移之道：思尔芯助力芯片创新跑出加速度
在芯片复杂度陡增、流片风险高企的今天，思尔芯依托“生态协同+EDA赋能+左移闭环”的三位一体战略，成功构建起从。
2026-07-20 15:19:24
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原创 直击COMPUTEX 2026 | 思尔芯联合Andes晶心科技展现EDA+IP硬核实力
每台虚拟机均运行基于 Llama2 架构的大语言模型。现场屏幕上不断运行着轻量级语言模型 “TinyStories”（参数量仅 4200 万），体量小巧，可高效运行于边缘设备，生动呈现了RISC‑V在边缘AI场景的应用潜力。本届展会以 “AI Together” 为主题，聚焦AI芯片、算力基础设施与具身智能，上演了一场AI时代的算力巅峰对决。他强调，思尔芯正通过构建开放生态，将IP、架构、评估与应用场景提前纳入前端设计闭环，降低复杂芯片的创新门槛——与Andes的合作，正是这一理念在AI领域的典型实践。
2026-06-09 10:00:07
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原创 FPGA原型验证中的内存模型应用：基于DDR5的Linux系统启动与测试
思尔芯推出Memory Model内存模型解决方案，有效解决FPGA原型验证中DDR5/LPDDR5等高速内存接口的验证难题。该方案通过模拟PHY层行为和DFI接口协议，支持在现有FPGA硬件上验证新型内存控制器，保持精准时序的同时提供调试后门接口。实际案例显示，该模型成功支持32GB DDR5内存的Linux系统启动和全容量测试验证，显著提升存储子系统的验证效率。思尔芯提供覆盖DDR5、HBM3等主流内存标准的模型库，可快速构建原型验证环境，助力芯片设计降低流片风险。
2026-05-28 10:03:51
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原创 FPGA Prototyping That Creates Useful Pre-Silicon Evidence
本文探讨了如何将FPGA原型转化为可信的硅前验证平台。核心观点指出，FPGA原型的价值不在于能装载多少RTL代码，而在于能否快速将ASIC RTL转化为可运行、可观测且与软件连接的验证平台。文章分析了导致FPGA原型失败的常见工程问题，包括ASIC特定RTL结构、无序编译迭代、后期分区分析、有限调试可见性等，并介绍了S2C Prodigy原型环境的解决方案。该环境通过逻辑系统、编译管理工具、调试工具和接口连接方案，帮助团队从RTL适配转向生成有价值的硅前证据，如软件执行能力、接口验证和故障诊断等，从而降低流
2026-05-28 09:49:56
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原创 玄铁C925首秀！思尔芯助推玄铁RISC‑V全场景验证与落地
阿里巴巴达摩院发布全球最高性能RISC-V CPU IP玄铁C950及高能效C925，与C930共同构建旗舰级产品矩阵。C925在思尔芯S8-100原型验证系统完成首发展示，面向智能终端等中低算力场景。思尔芯与玄铁深度合作，实现全系列处理器适配，通过"左移"策略将IP评估前置，加速芯片创新落地。双方共建的评测中心已实现从IP到系统的全场景验证，推动RISC-V生态从"可用"到"好用"发展，为AI时代提供底层算力支撑。
2026-04-03 14:58:30
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原创 FPGA原型验证实战：如何应对外设连接问题
公司将持续投入开发，扩展协议支持，并始终致力于运用领先的数字EDA技术，贴近客户，全力助其缩短验证周期，为产品创新与上市提速。在FPGA原型验证中，为验证DDR5、LPDDR5及HBM2E/3等存储控制器，我们利用Memory Model IP，通过FPGA本身支持的DDR4来模拟这些FPGA无法直接支持的存储器。它是专门用于原型验证 (Prototyping) 或仿真 (Emulation) 环境中的一类硬件适配器，作用是把运行速度和接口特性差异很大的系统连接起来，能够在接近真实系统的条件下进行验证。
2026-01-30 16:14:54
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原创 思尔芯、MachineWare与Andes晶心科技联合推出RISC-V协同仿真方案，加速芯片开发
为满足当今电子设备的严格要求， Andes晶心提供可配置性高的32/64位高效能CPU核，包含DSP、FPU、Vector、超纯量 (Superscalar)、乱序执行 (Out-of-Order)、多核及车用系列，可应用于各式SoC与应用场景。该方案融合了MachineWare的SIM-V虚拟平台、思尔芯的“芯神匠架构设计软件”与“芯神瞳原型验证系统”，以及Andes晶心科技的高性能AX46MPV RISC-V CPU核，为硬件与软件协同验证提供了统一的环境。扩展加速其关键应用的能力。
2026-01-26 11:00:14
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原创 S2C, MachineWare, and Andes Introduce RISC-V Co-Emulation Solution to Accelerate Chip Development
San Jose, CA –Dec 16, 2025 –S2C, MachineWare, and Andes Technology today announced a collaborative co-emulation solution designed to address the increasing complexity of RISC-V-based chip design. The solution integrates MachineWare's SIM-V virtual platform
2026-01-26 10:55:22
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原创 利用事务级加速实现高速、高质量的RISC-V验证
TBA通过提高验证抽象层级，突破传统周期精确仿真的性能限制，显著提升验证吞吐量，尤其适用于当前日益复杂的SoC及支持自定义扩展的RISC-V设计。TBA与RVVI的深度融合，验证团队能够在享受事务级加速带来的性能提升的同时，继续遵循标准化的验证接口与流程。这不仅显著加速了复杂验证场景的运行，如操作系统启动、多核同步及异常处理测试，也为具有自定义扩展的RISC-V处理器提供了高效且可重用的验证解决方案。TBA）在RISC-V验证中的效能，其与RISC-V验证接口（RVVI）的高效集成尤为关键。
2025-09-18 19:30:39
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原创 S2C and SIAMO Collaborate to Accelerate AI Security for Automotive and IoT SoCs
S2C, a global leader in FPGA-based prototyping solutions, has partnered with SIAMO, a pioneer in system-level security intelligence, to introduce an innovative solution that enables AI-driven security analytics to be integrated early in the SoC process
2025-07-30 14:18:43
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原创 Cost-Effective and Scalable: A Smarter Choice for RISC-V Development
The RISC-V ecosystem is witnessing remarkable growth, driven by increasing industry adoption and a thriving open-source community. As companies and developers seek customizable computing solutions, RISC-V has become a top choice.
2025-07-30 14:14:53
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原创 Double SoC prototyping performance with S2C‘s VP1902-based S8-100
S2C ran a head-to-head benchmark using the Openpiton 192Core project—a highly complex, multi-core SoC design. This comparison evaluated the performance of the VP1902-based S8-100Q against the previous generation LX2 platform.
2025-07-23 14:15:08
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原创 Enabling RISC-V & AI Innovations with Andes AX45MPV Running Live on S2C‘s S8-100
At the recent Andes RISC-V Conference, Andes Technology and S2C showcased this by successfully booting a lightweight large language model (LLM) inference on a single S2C Prodigy™ S8-100 logic system powered by AMD's Versal™ Premium VP1902 FPGA.
2025-07-23 14:08:44
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原创 解锁思尔芯Genesis虚拟原型平台：混合仿真与多元应用实践
在左移开发理念的推动下，虚拟原型技术崭露头角，为芯片设计和其配套软件的开发带来了全新的思路和方法。虚拟原型中的虚拟平台提供全系统仿真能力，能够在硬件还不具备的情况下提前进行软件开发。且基于虚拟原型开发的软件可在项目开发的后续阶段直接运行在对应的芯片上，这将大大提高项目的开发效率。
2025-07-15 13:30:46
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原创 思尔芯超大容量S8-100，简化并加速开芯院香山昆明湖16核RISC-V+NOC验证
强调："开芯院是思尔芯的重要战略伙伴，双方合作始于'香山'初代雁栖湖架构，历经南湖架构深化，如今在第三代昆明湖的多核验证中实现突破性协同。S8-100原型验证系统在昆明湖项目中展现的验证效能，标志着国产高性能处理器与验证工具链的深度融合。同时，思尔芯全新的RTL编译流程（RTL Compile Flow, RCF）及自动分割技术，实现了关键的软件升级，大幅加速了设计迭代速度。高度评价S8-100的技术突破：“思尔芯的S8-100不仅提供了大容量，还实现了原型环境搭建周期缩短至1周，支持每日设计迭代更新。
2025-07-15 10:30:00
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原创 超大规模芯片验证：基于AMD VP1902的S8-100原型验证系统实测性能翻倍
作为新一代原型验证解决方案，S8-100系列提供灵活的单核、双核及四核配置，可全面满足从边缘计算到数据中心等不同规模的AI和HPC芯片设计验证需求。该分割软件具备自动分割功能，透过全自动时序驱动分割，一键实现从RTL到Bitstream自动生成，跑出了一个基准之后，可再手动调整进行迭代优化，从而大幅提升验证效率，为复杂芯片设计提供了高效可靠的验证解决方案。时序性能方面，S8-100和LX2在Pre-PR和Post-PR阶段均保持稳定性能，其中，S8平台的最高频率达到S7平台的2倍左右。
2025-06-06 13:28:32
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原创 思尔芯携手Andes晶心科技，加速先进RISC-V 芯片开发
目前正在S8-100上运行的AX45MPV是Andes晶心科技的一款64位RISC-V矢量处理器IP核，该处理器配备了强大的1024位矢量单元、高效的多核并支持Linux及多功能配置，是专门为大型语言模型（LLMs）量身定制的IP。此外，还将呈现基于Andes AX45MPV处理器运行LLM（大语言模型）的Demo。为满足更多核且复杂的处理器配置与搭配AI加速器的应用设计需求，除了单核VP1902之外，S8-100系列还提供双核及四核多种配置方案，支持多系统级联，最高可达 128 亿门的 ASIC 设计。
2025-06-06 13:20:57
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原创 大规模硬件仿真系统的编译挑战
随着集成电路设计复杂度的不断提升，硬件仿真系统在现代芯片设计流程中扮演着越来越重要的角色。基于FPGA（现场可编程门阵列）的商用硬件仿真系统因其灵活性、全自动化、高性能和可重构性，成为验证大规模集成电路设计的重要工具。然而，随着设计规模的扩大和复杂度的增加，硬件仿真系统的编译过程面临着诸多挑战。本文旨在探讨基于FPGA的硬件仿真系统在编译过程中所遇到的关键问题，并提出相应的优化策略。
2025-04-02 11:14:51
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原创 S2C Teams Up with Arm, Xylon, and ZC Technology to Drive Software-Defined Vehicle Evolution
The shift toward electrification and intelligent vehicles propels the automotive industry toward digitalization and SDVs. Intelligent Connected Vehicles have become a key focus of industry upgrades, driving the evolution of E/E architectures from tradition
2025-04-02 11:02:29
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原创 S2C Launches Prodigy S8-100 Series: 100M Gate FPGA Prototyping for AI and HPC
Powered by AMD Versal™ Premium VP1902 adaptive SoC with 100M ASIC gate capacity, the S8-100 delivers 2x logic resources and 2.5x the I/O bandwidth when compared with its predecessor S7-19P. Available in Single, Dual, and Quad FPGA configurations, the S8-10
2024-12-19 13:21:29
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原创 思尔芯第八代原型验证S8-100全系已获客户部署，双倍容量加速创新
以RISC-V应用领域为例，单核S8-100系统就能满足较大RISC-V核的验证，即便是复杂的RISC-V核也无需分割，从而提升高达3-5倍运行频率，使得软件工程师开发更加得心应手。为此，我们推出的S8-100全系列产品，凭借其更大的容量、强大的性能、高度的灵活性以及便捷的操作性，正为这一需求提供强有力的支撑。此外，思尔芯还提供丰富的外置应用库，包含多种外设接口子卡、降速桥、内存模型等，并且可提供验证就绪的参考设计，简化用户验证环境的部署。，为客户提供高效、可靠的支持，助力加速芯片设计创新。
2024-12-19 10:35:07
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原创 Enhancing FPGA Prototyping: From Flexible Interfaces to Efficient Debugging
Prototyping is a crucial stage in validating SoC designs. By implementing prototyping on FPGAs, developers can begin software development and system validation long before the final hardware is ready. However, ensuring that the software developed on the pr
2024-11-21 10:48:58
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原创 面向未来的智能视觉参考设计与汽车架构，思尔芯提供基于Arm技术的创新方案
随着科技的不断进步和市场的不断拓展，思尔芯将持续创新，并加强与全球优秀企业的生态合作，共同为新兴领域的客户提供了前沿的参考设计。作为国内数字EDA领域的先行者，思尔芯凭借其深厚的原型验证技术积累与市场实践，赢得了业界的认可。，不仅精准捕捉了当前行业发展的热点，更通过一系列实际的应用展示，为国内市场带来了切实可行的技术落地路径，也展示了思尔芯在应用级别和生态领域的投入和参与。，这是针对未来汽车多域E/E架构的创新参考设计，旨在帮助客户对新的汽车架构进行深入的探索与评估，从而为其未来的汽车设计提供有力的支持。
2024-11-21 10:43:27
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原创 Unlocking SoC Debugging Challenges: Paving the Way for Efficient Prototyping
With the growing complexity of large-scale integrated circuits, chip verification faces immense time and cost pressures. Historically, designers relied on simulation or silicon tape-out for validation, a process that is both time-consuming and costly. Prot
2024-10-28 10:45:14
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原创 解决验证“最后一公里”的挑战：芯神觉Claryti如何助力提升调试效率
此外，设计层次结构的查看功能能够帮助工程师更好地管理复杂的设计，Driver/Load信号的追踪功能增强了信号流向的可视化和可追踪性。通过信号追踪和分析功能，工程师可以轻松查看加载、驱动和连接的信号，支持扇入/扇出的查看，信号值的标注功能进一步提升了调试的准确性。配合设计层级的展示，覆盖率信息以结构化的方式呈现，直观展现整个设计的测试状态。与传统调试工具不同，芯神觉不仅依赖结构信息，还能推断设计行为，自动化处理复杂的调试过程，统一各种设计环境，帮助工程师理解复杂设计动态，从而大大提升调试效率。
2024-10-28 10:22:49
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原创 解锁SoC “调试”挑战，开启高效原型验证之路
特别是在大规模复杂的SoC设计原型验证过程中，工程师需要确保设计中的问题是可调试的，最大程度地减少开发过程中花费在调试上的时间。然而，对于需要进行深度调试或多FPGA级联的用户来说，常遇到的问题是需要更多内存来存储信号，以及跨FPGA的调试需求。此外，思尔芯的原型验证已内建大约10Mbps的以太网调试，支持设计中存储器映射AXI从设备的快速读写访问，可以满足低带宽的AXI调试需求。如果用户有更为特殊的需求，思尔芯还可以提供定制化的解决方案，以优化系统级的测试和调试，确保用户的原型验证过程顺利完成。
2024-10-08 11:40:23
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原创 Why SoC Validation is Important
System-on-Chip (SoC) validation is an important part of the IC design process that tests an integrated circuit's functionality and dependability. As an IC designer, it is critical to construct complicated SoCs that can execute a variety of functions while
2024-09-29 13:42:39
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原创 快速部署原型验证：从子卡到调试的全方位优化
为了实现这一目标，虽然原型验证具备高性能，能够快速模拟真实芯片的运行环境，但要进一步满足客户对快速开发和验证的需求，缩短开发周期，还必须依赖于灵活的子卡（Daughter Boards）、降速桥（Speed Bridge）方案、AXI协同仿真软件以及优化的I/O分割（Partition）设计。传统I/O布局的局限性极大地限制了验证系统的规模。这些预先测试过的，并久经市场验证的方案不仅帮助用户减少开发风险，还能显著减少开发工程资源，加速芯片设计的验证与优化过程，从而在竞争激烈的市场中保持领先地位。
2024-09-29 13:39:01
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原创 What is RISC-V?
RISC-V is an open and free instruction set architecture (ISA) that forms the basis for designing computer processors, microcontrollers, and other hardware components. It stands out for its open nature, modularity, and simplicity. Originating from the Unive
2024-09-25 11:18:25
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原创 基于组网分割的超大规模设计 FPGA 原型验证解决方案
本次思尔芯白皮书《基于组网分割的超大规模设计 FPGA原型验证解决方案》阐述了S2C对客户超大型设计的原型验证，从硬件系统的组建，FPGA 互连组网，外设接口的可扩展性，时钟及复位等 全局信号同步性处理，到基于 RTL 或 netlist 的设计分割算法，系统级静态时序分析，增量式设计分割版本迭代的等新挑战的解决思路。如何快速便捷的完成巨型原型验证系统的组网，并监测系统的连通性及稳定性？如何将用户设计快速布局映射到参与组网的原型验证系统的每一块 FPGA？图为数字电路设计中的静态时序分析。
2024-09-25 11:13:10
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原创 高密原型验证系统解决方案（下篇）
随着 SoC 设计规模的快速膨胀，越来越多的用户在做大规模 SoC 原型验证时会遇到全局时钟复位同步，大规模设计分割，高速接口及先进 Memory 控制器 IP 验证等关键困难。针对这些困难，一些领先的原型验证系统方案提供商，如国微思尔芯，提供了一系列成熟可重用的通用高密原型验证系统产品和解决方案来解决这些困难，以帮助客户完成大规模复杂 SoC 的原型验证，降低项目风险。
2024-09-18 14:16:13
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原创 高密原型验证系统解决方案（上篇）
随着 SoC 设计规模的快速膨胀，越来越多的用户在做大规模 SoC 原型验证时会遇到全局时钟复位同步，大规模设计分割，高速接口及先进 Memory 控制器 IP 验证等关键困难。针对这些困难，一些领先的原型验证系统方案提供商，如国微思尔芯，提供了一系列成熟可重用的通用高密原型验证系统产品和解决方案来解决这些困难，以帮助客户完成大规模复杂 SoC 的原型验证，降低项目风险。
2024-09-18 14:00:33
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原创 FPGA Prototyping vs Emulation
One way to visualize the difference between Prototyping and Emulation is with a “spider chart” (named for its resemblance to a spider’s web). The Prototyping vs. Emulation spider chart below highlights the differences between these two verification meth
2024-09-09 17:13:21
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原创 PROTOTYPICAL II - The Practice of FPGA Prototyping for SoC Design
本书不仅适合电子工程师、硬件工程师和SoC设计工程师，也适合对FPGA原型验证及其在现代SoC设计中应用感兴趣的学生和研究人员。通过丰富的案例分析和深入的技术讨论，读者将获得宝贵的知识和见解，以推动他们在各自领域的创新和发展。
2024-09-09 17:04:26
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原创 Daughter Boards: The value in FPGA Prototyping
FPGA prototyping began with the introduction of FPGAs in the 1980s. It is a rapidly expanding market segment due to escalating chip and IP complexity and constricting window of opportunity. For competitive and developing markets, it is unquestionably essen
2024-08-16 11:15:36
1039
原创 What is functional verification?
In EDA (electronic design automation), functional verification verifies that the logic design conforms to specification. Functional verification does not confirm the correctness of the design specification and assumes that the design specification is corre
2024-08-16 09:46:17
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