4位7段共阴数码管动态显示的verilog代码

最新推荐文章于 2024-04-22 21:32:34 发布

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本文介绍了一种使用Verilog语言实现4位7段共阴极数码管动态显示的方法。通过定时器控制数码管的位选信号，实现数值的动态刷新显示。代码适用于100MHz时钟频率，适用于嵌入式系统设计。

4位7段共阴数码管动态显示的verilog代码

sn_data为输入的显示数值
clk接100MHz时钟
s为数码管位选信号，高电平有效
seg为7段共阴极数码管输出

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2020/06/22 15:45:38
// Design Name: 
// Module Name: bcd_2_7seg
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module bcd_2_7seg(
        input wire [3:0] s1_data,
        input wire [3:0] s2_data,
        input wire [3:0] s3_data,
        input wire [3:0] s4_data,
        input wire clk,
        output reg [6:0] seg,
        output reg [3:0] s
        );
    
    reg [3:0] data;
    reg [18:0] times;
    
    initial times = 0;
    initial s = 4'b0001;
    
    always @ (posedge clk)