Dividing(除法分块总结)

本文深入探讨了除法分块算法在计算特定范围内满足条件的点数量的应用。通过实例讲解,展示了如何利用该算法高效解决复杂计算问题,特别关注于横纵坐标范围内的点计数,提供了一种优化的解决方案。

传送门
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题意:横纵坐标均有个范围[1,N] [1,K],求在这个范围里满足要求点的数量,要求如下
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画图推点易得,每一列的点数
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利用O根号n除法分块就可以算出答案,最后还要注意第一列多算了n要减掉

#define _CRT_SECURE_NO_WARNINGS
#include<iostream>
#include<cstdio>
#include<string>
#include<cstring>
#include<algorithm>
#include<queue>
#include<stack>
#include<cmath>
#include<vector>
#include<fstream>
#include<set>
#include<map>
#include<sstream>
#include<iomanip>
#define ll long long
using namespace std;
const int mod = 1e9 + 7;


inline ll solve(ll n, ll k)//除法分块
{
    ll ans = 0, r;
    for (ll l = 1, r; l <= k; l = r + 1)
    {
        r = n / (n / l);
        ans += (min(r,k) - l + 1) * (n / l);
       // cout << "1" << endl;
        //cout << l << ' ' << r << ' ' << ans << endl;
    }
    /*for (register ll i = 1; i <= k; i = j + 1) {
        j = n / (n / i);
        ans += (min(j, k) - i + 1) * (n / i);
    }*/
   // cout << "*" << endl;
    return ans;
}
int main()
{
    
    ll n, k;
    scanf("%lld%lld", &n, &k);
    
    /*ll ans = (solve(n, min(n, k)) % mod + solve(n - 1, min(n - 1, k)) % mod + k % mod) % mod - n;*/
        ll ans = (solve(n - 1,min(n-1, k)) % mod + solve(n, min(n,k)) % mod + k % mod) % mod-n;

        
        if (ans < 0)ans = mod - abs(ans) % mod;
        
        cout << ans << endl;
    
}

除法分块总结
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基于STM32 F4的永磁同步电机无位置传感器控制策略研究内容概要:本文围绕基于STM32 F4的永磁同步电机(PMSM)无位置传感器控制策略展开研究,重点探讨在不依赖物理位置传感器的情况下,如何通过算法实现对电机转子位置和速度的精确估计与控制。文中结合嵌入式开发平台STM32 F4,采用如滑模观测器、扩展卡尔曼滤波或高频注入法等先进观测技术,实现对电机反电动势或磁链的估算,进而完成无传感器矢量控制(FOC)。同时,研究涵盖系统建模、控制算法设计、仿真验证(可能使用Simulink)以及在STM32硬件平台上的代码实现与调试,旨在提高电机控制系统的可靠性、降低成本并增强环境适应性。; 适合人群:具备一定电力电子、自动控制理论基础和嵌入式开发经验的电气工程、自动化及相关专业的研究生、科研人员及从事电机驱动开发的工程师。; 使用场景及目标:①掌握永磁同步电机无位置传感器控制的核心原理与实现方法;②学习如何在STM32平台上进行电机控制算法的移植与优化;③为开发高性能、低成本的电机驱动系统提供技术参考与实践指导。; 阅读建议:建议读者结合文中提到的控制理论、仿真模型与实际代码实现进行系统学习,有条件者应在实验平台上进行验证,重点关注观测器设计、参数整定及系统稳定性分析等关键环节。
### Verilog 实现除法运算的代码实例 #### 4-bit 无符号整数除法器设计 下面展示了一个用于两个4位二进制数相除的简单Verilog模块。此模块实现了基于逐次逼近算法来完成除法操作。 ```verilog module divider #(parameter WIDTH=4)( input wire clk, input wire rst_n, // active low reset input wire start, // initiate division process input wire [WIDTH-1:0] dividend, // 被除数 input wire [WIDTH-1:0] divisor, // 除数 output reg ready, // 表明计算已完成 output reg [WIDTH-1:0] quotient,// 商 output reg [WIDTH-1:0] remainder// 余数 ); localparam IDLE = 2'b00; localparam DIVIDING = 2'b01; localparam DONE = 2'b10; reg [1:0] state; reg [WIDTH*2-1:0] temp_dividend; // 扩展后的被除数寄存器 integer i; always @(posedge clk or negedge rst_n) begin : fsm_seq_logic if (!rst_n) begin state <= IDLE; ready <= 0; end else case(state) IDLE: if(start && divisor != 0) begin state <= DIVIDING; temp_dividend <= {dividend, {(WIDTH){1'b0}}}; i <= WIDTH - 1; end DIVIDING: begin if(i >= 0) begin if(temp_dividend[WIDTH+i+:WIDTH] >= divisor) begin temp_dividend[WIDTH+i+:WIDTH+1] <= temp_dividend[WIDTH+i+:WIDTH+1] - {1'b0, divisor}; quotient[i] <= 1; end else quotient[i] <= 0; i <= i - 1; end else begin state <= DONE; ready <= 1; remainder <= temp_dividend[WIDTH-1:0]; end end DONE: if(!start || divisor == 0) begin state <= IDLE; ready <= 0; end endcase end endmodule ``` 该模块接受`clk`(时钟信号), `rst_n`(低电平复位), 和`start`(启动标志). 当接收到有效的开始脉冲(`start`)以及非零的除数时,状态机进入DIVIDING阶段,在这里通过循环迭代逐步构建最终的结果——商和余数[^2].
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