Verilog语言时序优化学习（二）

    对于代码中出现的加法，减法,一定要想办法优化掉！！！

    虽然网上有很多大佬都有在说要尽量减少寄存器的位数，但加法器产生的延迟比移位大多了！！！

例如仅有24种变化的变量，可以设置为：

1.     [5:0] a ; 每一种变化自加减1；

2.     [23:0]b ;每一种变化左移移位或者右移一位。

测试结果：第二种方式的延时比第一种小挺多的。