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RSS订阅原创 Verilog问题解决[Modulesim] No drivers or ports for clock
在添加dataflow的时候选择错文件了，还有就是测试文件（testbench）中生成随机数时要记得延时。此图对应下面代码（.vt文件，因为没找到对应语言选的c++）注意：数据流图显示不全还有可能是测试文件写的地方不清晰。选中此栏，用快捷键Ctrl+D,直接打开数据流图。
2024-10-23 13:50:13
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原创 [Modulesim] No drivers or ports for clock
在运行的时候初始值的模块就不见了，然后波形是正常显示的，但是模块不是正常的，之前有一次是可以圈出来的，但是今天又只能出来一个了。当我进行仿真的时候，不出现initial的框并且出现警告。
2024-10-16 15:39:30
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空空如也
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