qq_68400574的博客

Cts做完后，此时clock net已经布好，PR阶段的任务也只剩最后一个步骤——Route，这一步从字面就容易理解，就是把其他有逻辑连接的pin也通过metal连起来。Global route是对芯片的net做全局走线规划，它会把core区域划分成若干个矩形，然后计算每个区域内纵横能走多少线，由于不做真正的连接，所以速度很快便于迭代。Detail route是在上面规划的基础上，把同属一条net上的所有pin全连上，要符合设计规则，不能多连也不能少连。Drc可通过gui获取drc信息。

Place完成后此时所有的器件均已放进core内，可是所有的std cell放好就代表可以绕线了吗，当然不是，中间还有关键的一步——时钟树综合。这部分在整个后端实现都是非常重要的，因为时钟树质量和后续时序收敛难度有直接关系，好的时钟树可以很大程度上减少后续时序收敛的工作量。由上图可以看到，时钟树其实就是由buf/inv一级一级组成的，每一个分结点就划分成一级，这里的buf/inv就是库里专门用来长时钟树的clkbuf/clkinv。

Floorplan完成后芯片的大致框架已经出现，万里长征已经迈出特别重要的第一步了，前面的步骤我们已经完成了io port，macro的摆放，现在core外只剩下std cell（标准单元)了，Place这一步就是要把std cell放进core里。看到密密麻麻的std cell也不用紧张，因为放std cell不用像macro手动一个一个摆，工具就可以帮我们完成大部分工作。虽然这一步的工作只有一个，但也不是只要Place完就能进行下一步的，衡量Place质量是否满足标准会通过以下几点判断。

Size的前期估算，需要根据设计的规模，也就是综合后数字标准单元的总面积，结合所使用的工艺是几层metal，然后计算出结果。一般来说，前期利用率低一点影响不大，而且core的形状也会对利用率造成影响，因此可以用40~50%，初步确定size尺寸。Well tap cell是为了避免出现latch up，在core中每隔一定距离就需要放置一个，因此这类cell需要在floorplan阶段就放置，一般有下列两种放置方式。以innovus为例，不规则的形状是通过矩形剪切得到的，先创建矩形。然后才会出现剪裁工具。

先进工艺的timing signoff corner普遍会有十几个以上，所以为了加快后期sta时序收敛速度，需要让工具带着不同corner下的差异去PR，以提前优化时序，这就是我们所说的multi corner multi mode。其中netlist和sdc为中端综合提供，mcmm（multi corner multi mode）为创建timing analysis view，其余均为工艺库文件。如图是mcmm文件需要定义的内容，以及各cmd的关系。导入方式以Innovus gui为例。