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原创 [VHDL]31位流水线加法器的设计与实现

图1.1是一个采用流水线的31位加法器的原理图，它采用流水线将一个31位的并行加法器分解成一个16位和一个15位的并行加法运算，在提高系统处理速度的同时，又充分利用了系统的有关触发器资源。如图7.5-1，流水线加法器的仿真结果，主要是设置时钟信号CLK，输入X和Y，为了体现出31位流水线加法，所以设置的数值应该偏大，让其产生进位信号，方便观察波形。图中产生了三个进位信号，LBS从低电平变成高电平，由于是第二个时钟上升沿产生的，所以倒退两个上升沿，对应的2W和3W两组的相加，以及最后一组数据相加。