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RSS订阅原创 FPGA开发时序图绘制
开始的时候画时序图都是拿 visio 硬连，但是那个线宽太难统一了，丑不拉几的，遂学习 waveform 语法使用代码来画时序图。
2025-02-26 20:20:50
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原创 异步fifo学习
FIFO 本质是由 RAM 加上读写逻辑构成的先入先出的数据缓冲器。与 RAM 的区别是 FIFO 没有外部读写地址线，顺序写入顺序读出数据，其数据地址是由内部读写指针自增完成，因此 FIFO 在读写时不需要考虑读写冲突的问题。根据 FIFO 工作的时钟域，可以分为同步 FIFO 和异步 FIFO，同步 FIFO 的读时钟和写时钟是同一个时钟，常用于两边数据位宽不同的临时缓冲，异步 FIFO 的读时钟和写时钟不一致，常用于数据信号跨时钟域处理。
2025-02-26 20:19:22
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原创 ZYNQ-AXI DMA+AXI-S FIFO回环学习
endif#else#endif/**/#elifdefined#elifdefined#elifdefined#endif0x010000000x01000000#else0x01000000#endif#else#endif0x001000000x003000000x004FFFFF#else#endif#else#endif*/100000x10x200101000000U1重新定义了 DDR 3 的基址.。数据读写的基址为。
2025-02-01 16:11:32
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原创 hexo部署到github page时，hexo d后page里面绑定的个人域名消失的问题
然后我将这个文件放到本地 hexo 文件夹内的 public 文件夹中，这样的话 deploy 后 CNAME 文件就会和别的 html 文件一起推送到 GitHub 仓库里面。Hexo 部署博客到 GitHub page 后，可以在 setting 中的 page 中绑定自己的域名，但是我发现更新博客后绑定的域名消失，恢复原始的 githubio 的域名。最后的最后，了解到执行 hexo g 的时候，会 source 文件夹内的文件进行编译，因此将 CNAME 放到 source 文件夹中即可完美解决。
2025-02-01 16:10:47
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原创 ZYNQ-IP-AXI-GPIO
AXI GPIO 可以将 PS 端的一个 AXI 4-Lite 接口转化为 GPIO 接口，并且可以被配置为单端口或双端口，每个通道的位宽可以独立配置。通过使能三态门可以将端口动态地配置为输入或输出。AXIGPIO 是 ZYNQ PL 端的一个 IP 核，可以将 AXI-Lite Master 转为 GPIO，并且一个 AXI-Lite 接口可以通过 AXI interconnect 模块控制多个 AXI-GPIO。
2025-01-27 15:05:58
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原创 Verilog中if语句和case语句综合出的电路区别
case语句适用于无明显优先级的逻辑判断，这些逻辑条件都处于同一个优先级且互斥，比如实现对速度要求较高的编解码；case结构电路速度较快，但占用面积较大，综合为 n 选 1 mux电路。综合出来的电路是一个 2 选 1 选通器。当信号有明显优先级时使用该语句，但是。嵌套太多的话会导致路径延时过大，降低运行速度。所以在判定条件较少的时候使用。的逻辑判断有优先级，最内层的。综合出的电路面积较小。的逻辑判断是并列的。
2025-01-27 15:05:11
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原创 git学习
当计划开发一个新的功能时，第一天完成了百分之 50，如果直接提交到 master 分支，则可能导致别人无法开发，如果全部写完再提交的话又可能因为意外丢失之前的进度。我们可能创建一个属于自己的别人不可见的分支，在这个分支上开发提交代码不会影响他人，可以随意操作，等到开发结束了再一次性合并到 master 分支。版本库包含项目的所有版本历史记录，每次提交都会在版本库中创建一个新的快照，这些快照不可变，确保了项目的完整历史记录。可以看到每一个分支相互平行，只有完成某些项目的开发时才会合并到主分支。
2025-01-08 14:19:58
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原创 Quartus报错记录
报错如下可以看到 Pin_F 16 既被用于 DAC_DATA，又被用于 nCEO 引脚，因此才会报错不能将多个引脚赋到 Pin_F 16 上。
2025-01-08 14:03:51
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原创 FIR滤波器的架构
全并行脉动滤波器对对称系数、反对称系数和零值系数进行了优化。滤波器的时延受到滤波器系数的对称性影响。当对称系数绝对相等时，它们共享同一个 DSP block。这种配对共享允许在实现的过程中使用 Xilinx 和 Altera 的 dsp block 中的 pre-adder。
2025-01-08 13:59:12
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原创 FPGA中的电平标准
FPGA 在与外界进行信息交换时，为了确保信息的正确性，发送和接收信息都要对信息有认定的标准。在数字电路中，我们常用电压高低来表示“0”和“1”，那么多高的电压才会被当作“1”呢，这个时候就需要一个标准，这个标准就是电平标准。
2024-11-26 10:30:24
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原创 Testbench仿真脚本编写指北
note]由于 Quartus 的 VWF 仿真只能仿真很短的时间，而且 Vivado 仿真的时候也需要添加激励信号，因此需要编写 testbench 文件进行激励仿真。
2024-11-26 10:29:20
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原创 电路中的电源轨及地的区别和处理
通常代指正电源供电轨。在大多数数字和模拟电路中，VCC代表电路中的正电源端。VCC提供电路所需的正电压，通常是用来驱动晶体管、集成电路。
2024-10-24 16:19:17
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原创 多速率信号处理-半带滤波器
半带滤波器本质上是FIR滤波器，但是有近一半的系数为0，因此运算量降至普通FIR滤波器运算量的一半。相等，通带纹波和阻带纹波页相等。N为滤波器长度，必须为奇数。半带滤波器的频率响应满足。半带滤波器的通带宽度。
2024-09-23 17:09:00
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原创 HDL coder使用手册
💡 由于本科毕设女朋友准备使用FPGA完成，因此写这篇文章帮助她快速上手HDL coder的使用，降低前期入门的难度。
2024-09-23 17:08:22
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原创 多速率信号处理-CIC滤波器
级联积分梳状滤波器（Cascade Intergrator Comb）是多速率信号处理中一种十分高效的数字滤波器。
2024-09-13 20:49:38
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原创 多速率信号处理-Nobel恒等式
典型的插值器的结构，滤波器位于插值操作后，意味着滤波器工作在较高的采样率下，对滤波器的设计带来压力。可以通过恒等变换将插值操作后置，滤波器前置，简化系统的设计。
2024-09-11 10:24:54
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原创 多速率信号处理-插值和插值滤波器
由于插值是在原始序列中插入零值，即某些采样点处的信号幅度为0，会改变信号的幅度，因此插值会造成信号幅度的损失。要保证插值前后信号幅度的统一，可在插值滤波器后设置一个增益因子L。的整数倍频点处的频谱称为镜像成分。典型的插值器就是由上采样器和抗镜像滤波器共同完成的。插值意味着提高采样率，故而被称为上采样（Up Sample）。，则插值的过程为原始序列每相邻两个样点之间插入。从频域角度看， 原始序列的频谱以。的采样率，则采样率之间的关系为。构成一个新序列，数学表达式为。插值后的新序列以新的采样率。
2024-09-11 10:22:48
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原创 多速率信号处理
目前，工程上采用较多的是中频采样技术，即在中频时就对模拟信号数字化，此时ADC的采样率低于奈奎斯特采样定律的最低采样率（2倍的信号带宽），为过采样。过采样可以将采样过程的固有的量化噪声均匀地分散在更大的带宽上，降低目标信号带宽上的噪声功率，随后通过滤波器滤除带外噪声，即可产生比临界采样信号更优的信噪比。然而过高的采样率会对后续的信号处理带来较大压力，为了缓解压力，就需要降低信号的采样率，即为抽取。因为DAC的采样率越高，输出端的频谱的频域分离度就越高，可以简化DAC后的模拟滤波器的工作，从而提高信噪比。
2024-09-10 21:50:51
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原创 Matlab的4个取整函数
舍入至最近的小数或整数将X的每个元素四舍五入为最近的整数。在舍入机会均等的情况下，即有元素的十进制小数部分为0.5（在舍入误差内）时，round函数会偏离零四舍五入到最接近的具有更大幅值的整数。四舍五入到NN > 0NN = 0N < 0N指定四舍五入的类型。指定以四舍五入为N位有效数（从最左位数开始计数）。在此情况下，N必须为正整数。按照direction指定的方向对结值进行舍入。在上述语法中的任何输入参数组合后使用此参数。将duration数组t的每个元素四舍五入到最接近的秒数。将t。
2024-09-10 14:52:14
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原创 信号源输出电压与示波器测量电压不相等
当信号源的负载阻值设置为50Ω时，信号源实际输出的电压是屏幕显示电压的2倍，即设置输出1V峰峰值，实际输出2V峰峰值，信号源的输出电压的读数是示波器测量到的电压的2倍，原因是由于信号源内阻和实际的负载阻值不匹配。当信号源的负载阻值设置为高阻态HiZ时，信号源输出电压即为屏幕显示电压。
2024-07-25 12:19:47
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原创 2023年全国赛C题《 电容电感测量装置》设计报告
参考下面网站的方案参考LCR测试仪，基本工作原理为给DUT加上正弦激励信号，然后测得该DUT两端的电压和流过DUT的电流，即可通过计算得到DUT的性质和参数。对于一个理想电容，电流相位应该超前电容两端电压90°。然而实际的电容存在损耗，可以等效为一个理想电容Cp和一个理想电阻Rp的并联，因此电流超前电压的相位将小于90°，这个角度差即为损耗角。假设DUT两端电压V˙Vcosωt，流过DUT的电流为I˙Isinωt−φ。
2024-07-25 12:18:38
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原创 运放选型的注意事项
在使用OP07设计单路运放时，设计目标为将100K到1M的1V峰峰值的正弦波放大2倍，但是测试过程中发现100K频率下输出的波形类似三角波，数据手册说OP07的增益带宽积为0.5MHz，正常来说100K的频率下2倍增益是没问题的。但是数据手册又说OP07的压摆率Slew Rate为0.3V/us，那么根据设计目标可以计算得出运放的压摆率至少要到6.28V/us，可以看到OP07的压摆率完全不够，因此波形会失真。当使用正负5V供电时，AD8051的压摆率最小值在105V/us，因此可以满足设计要求。
2024-07-23 19:41:50
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原创 DVB-S系统设计报告
Digital Video Broadcasting（数字视频广播）是一个完整的数字电视解决方案，其中包括DVB-C（数字电视有线传输标准），DVB-T（数字电视地面传输标准），DVB-S（数字电视卫星传输标准），下面主要介绍DVB-S系统。DVB-S为数字卫星广播标准，卫星传输具有覆盖面广、节目容量大等优点。信号采用RS(188，204)和卷积码的级联编码，调制方式为QPSK。
2024-07-23 19:40:05
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原创 C标准库读写文件
函数返回一个FILE指针，否则返回NULL。成功读取的元素会以size_t对象返回。返回从whence位置开始查找的字节数。可以看到以188个字节为一行写入txt。whence一般为下面三个常量。返回位置标识符的当前值。
2024-07-11 20:30:00
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原创 MATLAB中使用HDL Coder生成HDL代码时的报错整理
由于时序考虑，在每个模块的输出端添加了1到2级的输入输出流水线，但是在这种带反馈的结构上添加输入输出流水线后，会产生如下的报错可以看出加入的输入输出流水线会导致额外的时钟延时，使得延时平衡失败。
2024-07-11 16:21:03
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原创 基于Make的c工程No compilation commands found报错
要解决这个问题，一个方法是将GCC添加到环境变量中，但是这个方法需要修改至少两个配置文件，些许麻烦。
2024-07-10 20:45:39
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原创 DVB-S系统发射端Matlab仿真及FPGA实现
Digital Video Broadcasting（数字视频广播）是一个完整的数字电视解决方案，其中包括DVB-C（数字电视有线传输标准），DVB-T（数字电视地面传输标准），DVB-S（数字电视卫星传输标准），下面主要介绍DVB-S系统。DVB-S为数字卫星广播标准，卫星传输具有覆盖面广、节目容量大等优点。信号采用RS(188，204)和卷积码的级联编码，调制方式为QPSK。
2024-06-09 14:59:36
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原创 Xilinx FPGA中的BUFFER
FPGA大型设计中推荐使用同步时序电路，同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动有更高的要求。为满足时序的要求，一般采用全局时钟资源驱动设计的主时钟，FPGA的主时钟一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构。
2024-05-29 14:32:16
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原创 BU01板卡引脚
BU01 是一款高速采集卡，主要用于高带宽数据采集及传输，应用领域多为数据中心及数据采集领域。端口提供60Gbps 传输带宽，可兼容2 个SFP+万兆网口，和1 个40GE QSFP 光口。和主机通信采用的是PCIE 2.0 x8 模式，最高带宽40Gbps。单板上集成了DDR3存储单元 2GByte(16Gbit) ，可稳定运行在1600 MT/s（800Mhz）。同时单板上还集成了1 颗传感器芯片，用于监控FPGA 温度，方便对FPGA 芯片进行温度监控。
2024-05-29 14:31:38
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原创 Pspice for TI学习
打开新安装的软件即可发现PSpice Part Search可以正常使用了。重新安装2023版的Pspice。
2024-05-08 09:35:43
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原创 运放的同相与反相放大
同相端接地，电压为 0，反相端和同相端虚短，因此也是 0 V 的电压，同时由于虚断，几乎没有电流注入，所以R 1 和R 2 相当于串联，电阻上的电流相等。如果要求输入阻抗不高且相位无要求时，首选反相放大，因为反相放大只存在差模信号，抗干扰能力强，可以得到更大的输入信号范围。在设计中要求放大倍数相同的情况下尽量选择数值小的电阻配合，这样可以减小输入偏置电流的影响和分布电容的影响。同样根据虚断和虚短可以求得输入输出关系式为。因此可以求出输入输出关系式为。
2024-05-08 09:34:41
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原创 S参数定义
对于对称网络,有:S11=S22 对于无耗网络,有:(S11)2+(S12)2=1。S12:端口1匹配时,端口2到端口1的反向传输系数;S21:端口2匹配时,端口1到端口2的正向传输系数;S11:端口2匹配时,端口1的反射系数;S22:端口1匹配时,端口2的反射系数;对于互易网络,有:S12=S21;
2024-04-30 21:27:32
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原创 Matlab生成txt文件导入到Vivado仿真
使用fopen函数获取文件id，fopen的语法如下其中permisson为文件访问类型，有以下几种权限'r''w''a''r+''w+''a+''A''W'💡 要以文本模式打开的话，要附加’t’
2024-04-30 21:26:42
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原创 Vivado-IP-DDS and Testbench Learning
首先新建一个工程，创建bd文件，添加DDS Compiler核，此处不多赘述。
2024-04-25 18:26:59
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原创 Vivado-OOC
在Vivado中，对于顶层设计，vivado使用自顶向下的全局（global）综合，将顶层文件下的所有模块都进行综合，但是在实际设计过程中，顶层设计会被多次修改和综合，但是有些子模块创建后就不会因为顶层设计的修改而变化，例如IP核。所以把它们设置为OOC模式，这样的话它们只会在综合顶层设计的之前综合一次，大大减少了设计周期。
2024-04-25 18:24:12
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原创 8bit数据转1bit逐位输出电路仿真
在DVB-S系统中，TS流在经过RS编码后，会变成uint8类型的数据，在后续QPSK星座映射时又需要二进制码流，因此在进行了RS编码后要将8个bit的数据转化成1个bit逐位输出。
2024-04-15 12:22:49
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空空如也
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