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RSS订阅原创 Lattice时钟警告WARNING - SysClk40M matches no clock nets in the design
WARNING - SysClk40M matches no clock nets in the design
2025-11-10 11:48:11
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原创 systemverilog与verliog的语法主要区别
SystemVerilog作为Verilog的增强版本，在多个方面进行了重要扩展：新增二值/四值逻辑、字符串等数据类型；提供更灵活的进程控制语句（fork-join变体）和同步机制；支持面向对象编程（类、继承）；增加断言、功能覆盖等验证功能；引入接口简化模块连接；扩展数组类型（动态数组、队列等）和结构体；支持随机化约束测试。
2025-08-28 09:43:27
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原创 Fir滤波器原理
本文详细介绍了FIR滤波器原理及设计方法。FIR滤波器具有有限脉冲响应、线性相位特性和全零点结构的特点。文章阐述了其数学基础（差分方程、系统函数和频率响应）和三种主要设计方法（窗函数法、最小二乘法、频率采样法），并给出MATLAB实现示例。同时比较了FIR与IIR滤波器的特性差异，分析了直接型、对称型和转置型等硬件实现结构，最后讨论了FIR在通信、音频等领域的应用及设计注意事项。FIR滤波器因其稳定性好、相位线性等优势，成为高精度信号处理的理想选择。
2025-07-19 09:10:17
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原创 使用外部SPI FLASH实现ECP5远程升级
在 ECP5 FPGA 作为 SPI 主设备从外部 SPI Flash 读取配置数据 的情况下，实现远程升级的核心思路是：通过其他接口（如 UART、以太网等）更新 SPI Flash 中的比特流文件，然后触发 FPGA 重新加载。
2025-07-02 14:27:22
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原创 Lattice FPGA ECP5中差分信号（如LVDS、LVCMOS等）与单端信号的转换常用原语
IOSTANDARD("LVDS") // 电平标准：LVDS, LVPECL, etc..I(single_out), // 输出数据（当 T=0）.O(single_in), // 输入数据（当 T=1）.CLKI(diff_clk_p), // 差分时钟输入。.CLKI(diff_clk_p), // 差分时钟输入。.IO(diff_p), // 差分正端（双向）.IOB(diff_n), // 差分负端（双向）.O(diff_p), // 差分正端输出。
2025-06-05 15:34:47
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原创 串口485设计16倍过采样时钟
16倍过采样是为了在接收时更精确地定位比特中心（通常在第7、8、9次采样点取多数表决），避免因时钟漂移或噪声导致误判。：实际有效数据速率需扣除起始位、停止位、校验位（例如8N1格式下，有效数据占80%）。：RS485芯片的标称最高速率（例如MAX485支持2.5Mbps）。：高端MCU支持自动切换过采样倍数（高速时用8倍，低速时用16倍）。：全双工，点对点（最高同样10 Mbps，但抗噪略优）。：双绞线（如CAT5）可减少干扰，支持更高速率。：半双工，多点通信（最高10 Mbps）。
2025-05-06 18:22:09
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原创 如何用FPGA设计DAC芯片的控制逻辑实现电压增益可控
主要是通过FPGA输出SPI时序控制DAC芯片，实现DAC芯片输出模拟电压通过硬件电路传输到增益可控放大器，增益可控放大器输出信号到负载这一过程。[FPGA] → [SPI/I2C] → [AD5621 DAC] → [模拟电压] → [AD8338 VGAIN引脚] → [放大后的输出信号]：可能需要查找表（LUT）将增益dB值转换为DAC代码（考虑AD8338的增益斜率）。输出电压范围：0V至VREF（如3.3V），对应AD8338的增益控制范围。：数据输入（FPGA输出，12位增益控制字）
2025-04-24 15:13:50
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原创 FPGA到LTC2385的CLK+-DCO+-DA+-这些信号没有加电阻怎么办
/ 每4周期触发一次（40MHz/4=10MHz，实际采样率需结合ADC时序）.IDELAY_VALUE(10) // 初始延迟值（0~31 taps）.C(clk_200m) // 参考时钟（200MHz）.INC(1), // 增加/减少延迟。.DATAOUT(da_delayed), // 延迟后信号。时序冲突：数据与DCO的建立/保持时间（tSU/tH）可能不满足。
2025-04-21 16:20:53
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原创 ERROR:Instantiation of ‘GTP_GRS‘ failed.
在使用modelSIM仿真的时候遇到一个问题Instantiation of 'GTP_GRS' failed. The design unit was not found.
2025-04-16 10:57:24
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原创 全双工 RS485 的 Verilog 实现编写完成收发模块
/ 加载第一个字节。// 帧格式: [A5][A5][DATA1][DATA2][DATA3][XOR][5A][5A]
2025-04-15 12:00:05
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原创 LTC2385-16在串行模式的verliog设计
LTC2385-16在串行模式下通过1对LVDS差分线（DA_p/DA_n）输出16位数据，同步于DCO时钟（5MHz）。input wire dco_p, // 数据时钟（LVDS正）input wire dco_n, // 数据时钟（LVDS负）input wire da_p, // 串行数据（LVDS正）input wire da_n, // 串行数据（LVDS负）
2025-04-12 19:04:27
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原创 LTC2385-16在Lattice ECP5平台上的采样频率分析
LTC2385-16在5Msps模式下的转换时间为200ns（包括采集时间）CNV脉冲宽度要求最小20ns（设计中为25ns@80MHz）状态机完整周期（IDLE→CNV_HIGH→WAIT_CONV→CAPTURE→VALID）约需：CNV高电平：2个80MHz周期（25ns）转换等待：~150ns（取决于ADC）数据采集：16个DCO周期（若DCO=50MHz，则320ns）：约1/(25ns + 150ns + 320ns) ≈。
2025-04-11 16:27:55
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原创 用FPGA编写MDIO管理模块
在MDIO模块中使用自然对齐MSB-first的协议要求简化移位寄存器的索引访问统一不同阶段的计数逻辑优化终止条件和硬件实现这种设计选择体现了硬件描述语言中**"从协议出发"**的思维——优先匹配协议时序，而非软件中常见的递增习惯。做个记录，以提示自己写代码部分。
2025-04-10 14:45:53
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