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RSS订阅原创 晶体管原理笔记
三态门会有一个高阻态，也就是不知道端口电压是多少（受上一次端口电压和旁路电路结构影响），电压是不确定的，这样的话可能回输出1，0，0.2，0.5，0.8等电压，导致后端所接电路都导通或部分导通，增加了器件的功耗，有容易烧毁芯片。可以，是因为可以在D端或者其他端口加延迟器件，使建立时间/保持时间相对于CLK延迟一小段时间，但建立时间和保持时间必须要有且可以有一个为0，如果两个都为0了，那CLK上升沿来之后还捕获什么信号呢。（避免信号边沿过渡的影响，测量更精准）。有些文档会是下限20%和上限80%
2025-12-31 20:25:59
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原创 二选一选择器，多路选择器
多路选择器的测试文件，用四位的absel进行表示，和主文件进行连接，可以减少输入输出定义。如果case里面需要选择的结果输出多。在添加输出y的表达式即可。二选一选择器：方法一。，修改sel的位数，
2025-12-10 09:23:03
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原创 Verilog代码-奇数分频-Modesim仿真
当计数达到4时，且时钟上升沿和下降沿到来的时候，pos_clk和neg_clk都取反，取反之后的持续时间从4到6，当计满之后（即达到6），cnt清零，pos_clk和neg_clk都变为0，最后使用或逻辑对pos_clk和neg_clk进行或运算（只要有一个为1，则结果为1），得到想要的时钟。上边代码用0和1置位的方式对pos_clk和neg_clk进行变化，if条件里面只需要判断一次，不方便修改，也可以判断两次，引入参数N，方便修改代码。
2025-12-09 20:01:47
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原创 verilog代码-偶数分频电路设计-modesim仿真
当完成一次翻转之后，计数器清0，当下一个时钟上升沿到来后，计数器加1变为1，当下一个时钟上升沿到来后，计数器加1变为2，当下一个时钟上升沿到来后（不复位的情况下），此时计数器等于2，if条件满足，输出时钟翻转，计数器清0.原先6个周期，在经过分频之后等于现在一个周期，可以看到两条黄色之内的3个周期等于输出时钟的高电平持续时间，即占输出时钟的半个周期，这也是为什么要cnt==N/2-1的原因，如果需要更高的分频，则需要修改N的值和cnt的位数。计数规则：计数到(N/2-1)时翻转输出时钟实际运行的结果图，
2025-12-09 12:37:12
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原创 Verilog生成 三角波
case(state) //state只有两种状态0和1，因此一位state够用，如果是矩形波，他又三种状态，必须用两位二进制数来表示；
2025-09-24 18:22:53
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空空如也
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