qq_63887503的博客

原创 uvm中时钟块分析

这个时序显示的是dut部内部的时序，在read信号发生时，会等待一个周期，将数据放到数据总线上。因此，采样需要： 等待两个下降沿，当然个人觉得由于提前采样，等待连个上升沿采集的应该也是正确数据。1：对于，reg_if.drv_ck .xx信号，在时钟沿边沿变化，但reg_if.xx信号会加入提前采样和延后驱动并且连接到dut上。这里如果用this.pkt_id++,指向的是req中的pkt_id.3：时序上看不到内部的数据包吗。