qq_58058623的博客

原创 无源器件学习打卡02

原创 无源器件学习打卡01

原创 【无标题】

数组是按照一定的顺序储存一系列相同类型的值；数组的名称就是地址wang//地址，不需要&就能输出地址wang[0]//对象的名称。

原创 28069 EQEP实现电机转速的测量

28069 EQEP实现电机转速的测量

原创 FPGA实现数码管的显示

在一段时间内自动切换显示，能够实现三个数码管的显示。选择器实现不同数码管之间的切换；定时器实现不同数码管之间的切换时间；数据选择器控制数码管的显示内容。

原创 FPGA 利用状态机实现按键消抖-2

此次设计在代码的基础上进行了改进：按键可能存在亚稳态，要对亚稳态现象进行消除。消除的办法是对异步信号进行打两拍处理。注意：所有输入信号（变化）的异步信号输入，都要进行打两拍处理。简化测试代码的书写，引入task模块。

原创 FPGA 利用状态机实现按键消抖

【代码】FPGA 利用状态机实现按键消抖。

原创 UART 接收8个字节——数据包的形式

D0=8'h55;D1=8'haa;D7=8'hff;此外在D1~D7直接的数据是想要接收的数据包。

原创 UART 接收学习文档——更正一版

其他代码部分见。

原创 UART 接收数据调试

求助：为什么我没有接收到数据；不知道哪里出了问题。

原创 FPGA Verilog UART发送端学习文档3

利用串口做拓展。小梅哥Xilinx FPGA基础入门到项目应用培训教程，串口发送5个字节。对done信号打拍的原因：在从上一个状态到新的状态时，采用done的信号的高电平；而在新状态进入之后进行数据装载过程和拉低send_en信号过程。done已经变成低电平；所以打一拍，使其在装载数据中，done能够一个高电平信号。

原创 FPGA Verilog UART发送端学习文档2

针对连续发送数据的优化；个人见解，可能存在BUG，欢迎批评指正。学习。

原创 FPGA Verilog UART发送端学习文档

发送时序框图如上图所示；输入端有时钟、复位、发送的八位数据、发送使能端口。输出端有发送完成接口，发送的串口数据。