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RSS订阅原创 Vivado BUG记录（1）-- axi master读取地址问题
摘要： 在调试AXI主从设备时，发现通过修改.v源码文件未能成功更新从设备的基地址。问题排查显示，需要在模块的GUI界面直接修改基地址参数才会生效。这表明源码修改可能未自动同步到模块配置参数，最终解决方案是通过GUI界面手动设置基地址和起始值。该问题揭示了Vivado中硬件模块参数修改需通过图形界面确保生效的注意事项。
2025-11-05 09:57:39
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原创 vivado BUG记录（0）--- 无法生成时钟
摘要： Vivado中使用clk_wizard IP核时出现时钟输出异常，系统时钟呈高阻态。问题源于Testbench中的时间单位设置错误，将timescale 1ps/1ps改为timescale 1ns/1ps后解决。该错误导致Modelsim警告"Input CLKIN1 period与属性不匹配"，并影响50MHz时钟信号的生成。修改时间单位后，always #10 sys_clk = ~sys_clk语句能正确产生所需频率。（98字）
2025-08-12 19:40:19
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原创 vivado学习（4）uart 通信
本文介绍了UART通信协议的基本原理与实现方法。UART协议由起始位、8位数据、校验位和停止位共11位组成，通过波特率同步收发双方。发送模块通过计数器控制比特传输时间，接收模块利用中间采样技术捕获数据。文章详细阐述了发送和接收模块的设计思路，包括关键变量定义、状态控制和数据采样方法，并提供了Verilog代码实现。仿真结果验证了设计的正确性，展示了数据收发过程。该设计通过参数化配置支持不同波特率和校验方式，实现了可靠的串行通信功能。
2025-08-06 15:27:51
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原创 vivado技巧（0）快速导入其他工程中的ip到新工程
Vivado工程间快速复用IP核配置的方法 本文介绍了在Vivado开发环境中，如何将已配置好的IP核从一个工程快速导入到另一个新工程中的方法。通过复制IP核目录（包含.xci文件）到新工程对应位置，然后使用"Add IP"功能导入.xci配置文件，可以避免重复配置IP核参数，显著提高开发效率。该方法简单易行，适用于需要复用相同IP配置的场景，解决了直接复制.v文件导致IP核显示"？"的问题。
2025-07-31 15:05:23
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原创 vivado 学习（3.2）--RAM（单口、简单双口、真双口，统行）
文章摘要 本文详细对比了三种RAM（单口RAM、简单双口RAM、真双口RAM）的IP核配置与仿真结果。单口RAM采用写优先模式，读写冲突时优先写入；简单双口RAM的复位信号仅影响输出数据而非存储内容；真双口RAM在nochange模式下读写冲突时暂停操作。最后提出统一化方案：通过参数化配置真双口RAM来模拟单口和简单双口RAM的功能，只需对未使用端口进行适当处理（输入置零/输出悬空）。所有仿真验证了不同配置下的预期行为，为实际工程中的RAM选型与使用提供了参考依据。
2025-06-16 21:01:54
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原创 vivado 学习（0）--- clocking wizard 的使用
本文探讨了使用clk_wizard IP核生成精确时钟的方法，相比直接使用晶振更稳定且能实现分频/倍频。文章分三部分：1)目标与实现时钟相同时的配置方法，展示无误差情况；2)当目标时钟无法直接生成时，采用中间时钟(100MHz)辅助生成精确时钟(148MHz)的两级IP方案；3)通过Verilog代码和Modelsim仿真验证了40MHz和148MHz时钟输出的准确性，后者可精确到小数点后三位。结果表明该方法能有效解决PLL生成特定频率时的误差问题。
2025-06-13 16:32:53
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原创 vivado学习 （3.1）ram ip 核 -- rom 的使用
本文介绍了利用MATLAB生成COE文件用于FPGA ROM IP核的方法。首先说明了COE文件作为只读寄存器数据源的必要性，并详细演示了在Vivado中配置单端口ROM的步骤：选择工作模式、设置数据宽度/深度、导入并验证COE文件。通过实验验证，计数器读取16384个8位数据与源文件完全一致，证实了ROM功能正确性。该方法为FPGA图像处理系统提供了便捷的测试数据源，文末附有完整工程文件下载链接。
2025-06-12 21:05:50
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原创 vivado学习（2）-- FIFO ip核的使用
本文介绍了Vivado中FIFO IP核的使用方法，重点对比了不同模式的特性差异。主要内容包括：1）FIFO实现方式选择（Common静态RAM、Distributed LUT资源或异步FIFO）；2）两种读取模式（Standard一拍完成、First延迟一拍）及其配置；3）Data_count信号的计算方法，通过具体示例说明同步/异步FIFO在不同时钟频率和位宽转换场景下的计算逻辑，并建议设置适当裕量以实现最小延迟。文章还提及了复位初始化和计数精度优化的配置技巧。
2025-06-12 19:28:53
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空空如也
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