verilog乘加运算位宽

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前言

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前言

verilog，乘加运算的有效数据位。

如果输入数据位宽为N，求系数绝对值之和，求绝对值之和对应无符号数位宽n，那么乘加运算的结果需要N+n位保存。

滤波器系数为8 17 11 0 -11 -17 -8

input signed [14:0] Xin,
reg signed [14:0] Xin_Reg[5:0];
//将对称系数的输入数据相加
wire signed [15:0] Add_Reg[2:0];
assign Add_Reg[0]={Xin[14],Xin} - {Xin_Reg[5][14],Xin_Reg[5]};
assign Add_Reg[1]={Xin_Reg[0][14],Xin_Reg[0]} - {Xin_Reg[4][14],Xin_Reg[4]};
assign Add_Reg[2]={Xin_Reg[1][14],Xin_Reg[1]} - {Xin_Reg[3][14],Xin_Reg[3]};


//采用移位加法运算实现乘法运算
wire signed [21:0] Mult_Reg[2:0];
assign Mult_Reg[0]={{3{Add_Reg[0][15]}},Add_Reg[0],3'd0};       //*8
assign Mult_Reg[1]={{2{Add_Reg[1][15]}},Add_Reg[1],4'd0} + {{6{Add_Reg[1][15]}},Add_Reg[1]};       //*17
assign Mult_Reg[2]={{3{Add_Reg[2][15]}},Add_Reg[2],3'd0} + {{5{Add_Reg[2][15]}},Add_Reg[2],1'd0} + {{6{Add_Reg[2][15]}},Add_Reg[2]};  //*11

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