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RSS订阅原创 数字系统设计及其仿真过程实验记录
**1.**打开modesim软件选择NEW点击project建立工程。2.创建Create New File选择工程名称建立工程选择Eidt打上代码4.点击CTRL+S保存并运行测试成功过后点击library work。5.仿真看结果
2021-06-27 19:36:47
195
原创 数字逻辑基础与Verilog设计——实验过程记录
第三 ，四次实验过程记录：译码器的门级建模打开quartus II20.1版本选择Verilog HDL File新建文件2.打上编译代码3，运行4，与Modelsim联合运行结果
2021-05-21 23:14:33
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原创 数字逻辑基础与Verilog设计——实验过程记录
译码器的门级建模打开quartus II20.1版本选择Verilog HDL File新建文件2.打上编译代码4.与Modelsim进行联合5.运行结果
2021-05-21 20:05:44
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原创 数字逻辑基础与Verilog设计——实验过程记录
数字逻辑基础与Verilog设计——实验过程记录第四次实验过程记录：译码器的门级建模打开quartus II20.1版本选择Verilog HDL File新建文件2.打上编译代码3.运行4.与Modelsim进行联合5.联合仿真结果
2021-05-21 19:41:37
312
空空如也
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