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RSS订阅原创 [DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity
sys_clk就是单端时钟信号，PLL ip选择的也是单端时钟信号，还是有这个报错。选择Global buffer，就能编译过了。
2025-06-13 14:31:56
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原创 FPGA学习笔记（六）状态机设计
状态机描述的是一种状态跳转，FPG现在使用的有一段式状态机，两段式状态机，还有三段式状态机，下面分别介绍一下这三种状态机设计。的输出不仅取决于当前状态，还与输入有关。：时序逻辑的输出只与当前状态有关。在时钟脉冲的有效边沿触发后，Moore状态机的输出经过有限的逻辑门延迟即可稳定，并保持到下一个时钟周期。即使输入信号在周期内发生变化，输出仍维持不变，确保了时序逻辑电路的可靠性。通过同步输出机制，Moore状态机将输入信号与输出信号完全隔离。
2025-06-06 14:23:53
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原创 FPGA学习笔记（五）EMIF设计—2
全局控制寄存器是一个16位I/O映射寄存器，用于配置和监视EMIF中的全局条件。使用此寄存器设置同步存储芯片（MEMFREQ和MEMCEN）的时钟，启用或禁用写日志（WPE），监视某些EMIF引脚（ARDY、HOLD和HOLDA），禁用ARDY信号（ARDYOFF），以及允许或禁止HOLD请求（NOHOLD）。对该寄存器的任何写入都会重置EMIF内部的逻辑。一个影响是所有待处理的访问请求都被清除。写入EMIRST不会改变EMIF寄存器中的当前配置值。无法读取此寄存器。
2025-06-06 09:35:06
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原创 FPGA学习笔记（四）EMIF设计—1
EMIF是DSP与外部存储器的接口，支持SRAM、Flash、DDR等多种存储设备。EMIF分为EMIFA（64位数据总线）和EMIFB（16位数据总线），可与FPGA连接实现协同处理。主要特性包括：1）支持异步设备、同步突发SRAM和SDRAM；2）提供芯片使能、字节使能等控制信号；3）支持32/16/8位数据访问。SDRAM操作涉及模式寄存器配置、刷新机制（周期性涓流刷新和紧急刷新）及读写时序（3周期CAS延迟）。DSP与FPGA通信时，将FPGA配置为SRAM设备通过EMIF接口实现。
2025-05-26 00:06:27
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原创 FPGA学习笔记（三） FIFO 介绍
是一种先进先出（First In First Out）的数据结构，广泛应用于计算机科学和工程领域。其基本原理是数据按照进入的顺序进行排序和处理，最早进入的数据最先被取出。这种机制确保了数据处理的顺序性和一致性。FIFO 与 FPGA 内部的 RAM 和 ROM 的区别是 FIFO 没有外部读写地址线，采取顺序写入数据，顺序读出数据的方式，其数据地址由内部读写指针自动加1完成。FIFO 使用起来简单方便，由此带来的缺点是不能像 RAM 和 ROM 那样可以由地址线决定读取或写入某个指定的地址。
2025-04-28 14:07:29
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原创 在运行爬取网页时，出现一些问题
import requestsdef getHTMTText(url): try: r=requests.get(url,timeout=30) r.raise_for_status() r.encoding=r.apparent_encoding return r.Text except: return"产生异常"if name_=="_main_": url="http://www.baidu.c...
2021-06-05 18:06:52
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空空如也
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