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RSS订阅原创 verilog语言售货机设计#FPGA实验板
实验原理有限状态机（Finite state machine:FSM）也就是由有限个存储单元构成的状态有限的时 序逻辑电路。一般时序逻辑电路的模型如图 3-83（a）所示，它由状态寄存电路、激励译码、 输出译码三部分电路组成，状态寄存由各类触发器组成，其输出 S 为现态，输入为触发器的激励信号E，激励译码和输出译码为组合逻辑电路，其功能时根据当前的输入 I 与当前的状态 S 确定激励信号 E 和输出信号 O。在FPGA 的设计中，由于状态寄存一般采用 D 触发器实现，因此激励信号也就演变为次态信号，激励译
2021-07-19 20:45:08
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原创 FPGA实验板Verilog语言数码管显示年月日
用 verilog设计一个 8 位数码管的动态扫描控制电路，使数码管显示实验当天的年月日。module eg362( input clk, /*input [31:0]datain,*/ output reg [7:0]seg, output reg [7:0]w_sel); reg [2:0]cnt; reg [3:0]data;always @(cnt)begincase (cnt)3'b000:begin w_sel<...
2021-07-19 20:38:02
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原创 FPGA实验板 verilog语言 分频器设计
简单分频器：（1）2^n 分频 2^n 分频是最简单的一种分频方式，基本原理是利用二进制计数时，任意相邻两位之间的频率为 2 倍的关系实现。2 n 分频器本质上就是二进制计数器。（2）任意整数分频 任意整数分频可以利用任意进制计数器来实现，并在计数值的前一半时间内输出一个电平，后一半时间 内输出相反的电平既可实现。（3）占空比为 0.5 的奇数分频实现奇数分频无法做到精确的 0.5，至少相差半个时钟周期，要精确实现 0.5 占空比的奇数分频 器就需要对时钟的上升沿和下降沿分别进行计数和判别处.
2021-07-19 20:35:06
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原创 基于FPGA实验板 #Quartus II Verilog语言
verilog语言 BCD码按键从1到60计数，再跳1循环计数。加入键盘防抖动。源代码:module BCD_60( input clk,clr,en, output reg cout, output reg[7:0]q); reg[7:0]count;always @(posedge clk,negedge clr) begin q<=count; if (clr==0) c...
2021-07-19 20:22:40
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原创 基于FPGA实验板verilog电子琴【音阶➕音乐演奏…】
基于fpga实验板Verilog电子琴【实现音阶➕歌曲循环播放➕led灯随音符闪动】期末大作业已过的，私聊给压缩包和视频，可以先看视频决定给压缩包
2021-07-06 22:40:45
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空空如也
空空如也
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