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RSS订阅原创 硬件描述语言-以VHDL为主（FPGA期末整理）
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 文章目录 前言 一、概述 1.电子设计自动化技术（EDA） 2.Verilog HDL和VHDL的异同 a.共同点 b.不同点 三、VHDL硬件描述语言 1.程序基本结构 a.实体 b.结构体 c.库 d.配置 e.包 f.VHDL的三种描述方式 2.VHDL程序语法规则 1 数据对象 2 数据类型 3 属性 总结 前言 基于PPT对FPGA第二章：...
2025-10-17 19:14:39
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原创 virtuoso版图验证 DRC&LVS （IC618）
(无法LVS验证的可能错误：error:Netlist generation failed because of the errors reported above. The netlist might not have been generated at all, or the generated netlist could be corrupt. Fix the reported errors and regenerate the netlist.解决方式：schematic-check。
2023-03-27 16:03:48
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原创 小波变换：基于matlab的数字图像水印嵌入及提取（灰度图）
1.水印嵌入的具体过程如下： 第一步:将原始图像和水印信息读入。 第二步:将原始彩色图像转换为灰度图，用 Haar 小波基进行二级小波分解。 第三步:将数字水印同样转换为灰度图，对其进行一级小波分解。 第四步:将数字水印嵌入到原始彩色图像的灰度图中 ,嵌入公式为 CR(G,B)A2(i,j) = CR(G,B)A2(i,j)+r(g,b)*WR(G,B)A1(i,j) CR(G,B)H1(i,j) = CR(G,B)H1(i,j)+r(g,b)*WR(G,B)H1(i,j) CR(G,B)V1(i,j) =
2022-05-29 00:44:50
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原创 Quartus手动生成波形图（以38译码器为例）VHDL
1.新建工程输入代码并运行 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dcd_38 IS PORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0); --输入端 LED8S1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --输出端 END dcd_38; ARCHITECTURE behave OF dcd_38 IS --实现CASE语句 BEGI
2022-05-03 11:36:54
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空空如也
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