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RSS订阅原创 经典问题之FC插不上filler
文章摘要：在Fusion Compiler使用中遇到filler插不满并报basedrc的问题，主要原因是PR阶段遗留了hard类型的placement blockage且未按cellsite严格设置。解决方法包括：检查并删除不必要的blockage，确认macro halo等必要blockage未被误改，以及核对stdcell间距是否满足最小filler宽度要求。该问题在多例实际工作中复现，需特别关注blockage边界对filler插入的影响。（99字）
2026-08-11 20:25:47
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原创 数字后端之must join pin
先进工艺下标准单元出现MustJoinPin约束是常见问题，表现为多引脚形状必须全部连接。虽然部分连接不会导致开路，但会引发EM风险，需修复所有引脚连接。即使完成连接仍需添加create_via_ladder-pattern_must_join属性才能真正解决问题。这是数字后端设计中的高频陷阱，需特别注意。
2026-06-18 20:49:55
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原创 两种检查Port的input/output delay 有没有设上的手段
摘要：后端工程师在PR阶段需检查SDC中未设delay的port，避免影响fullchip时序。方法一（Place前）：使用report_ports命令生成输入/输出delay报告，检查未设delay的port。方法二（Place后）：通过zgrep检索log文件中的"TIM-010"报错，定位未约束port。发现此类问题需及时与SDC团队确认是否可不设delay。两种方法结合可在早期发现潜在时序问题。（150字）
2026-04-13 16:06:38
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原创 ECO阶段如何修改Cell的电源连接关系（含脚本）
在ECO阶段处理电源连接问题时，可以通过UPF命令动态修正电源连接关系。当发现cell电源连接错误（如应接VDD1却接VDD2）或需要补充特殊cell时，使用set_derived_upf true命令临时修改UPF定义，通过connect_supply_net指定正确的电源域连接，最后用commit_upf提交修改并自动完成物理连接。这种方法可灵活调整电源网络，确保ECO阶段的电源连接准确性。
2026-03-03 11:41:40
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原创 关键时序路径的高效修复手段之定制绕线
a）采用create_shape -net , create_via -net 命令提前将高层shape的bbox创建完成，底层用route_group -net提前绕好线，用这种命令的形式方便reuse和维护。（3）在route完基础上，按cell 驱动能力 工艺制程 设计合理的驱动距离，通过add_buffer_on_route 进行Buffer tree的重定制。b）直接手拉线，shift + R / shift + C / shift + H等命令绘制，然后write_def，通过def形式迭代。
2026-02-06 15:58:49
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原创 Fusion/ICC2 修复DRC以及User Route时小技巧+快捷键
在gui界面工具快捷栏找到“DRC” 红色标识，勾选上DRC enable，这样可以实时看到是否修掉现有DRC以及有没有冒出新的DRC/short。快捷键6：Shift + C, 快速绘制Via， 可勾选Auto，会根据现有两段shape自动选择合适的via def。快捷键5：Shift + W, 连同相近的Shape与Via拖动，可自动补全或删除多余的shape。M ，即move，拖动object (shape via cell)，可以关上snap。快捷键7：Shift + H, 快速绘制Shape。
2026-01-30 10:43:34
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原创 如何在place阶段修复icg timing?
ICG时序优化方法：针对ICG存在的天然时序偏移（capture latency短于launch latency），修复方法主要聚焦于缩短数据路径或launch时钟。在布局阶段，可通过特定命令加严ICG约束：使用get_flat_cells筛选ICG单元，并通过set_clock_gating_check设置setup检查值，从而降低时序风险。该方法优先考虑优化数据路径而非延长capture时钟，是ICG时序收敛的有效手段。（99字）
2025-08-25 15:17:39
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原创 ECO做定制buffer时add_buffer_on_route注意事项
本文介绍了高速路径Feedthrough的定制绕线流程及ECO阶段注意事项。定制绕线需在布线前完成，包括：移除现有缓冲树、设置布线规则、在路径上添加缓冲器并指定位置、进行合法化和分组布线。若PR阶段未完成定制，ECO阶段需注意：评估布线资源是否充足，紧张时需手动布线；移除缓冲树后需先连接开路网络才能插入缓冲器；使用ECO布线替代分组布线。这些步骤能有效确保高速路径的时序优化和布线质量。
2025-08-22 17:19:41
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原创 如何解决M1的PG short
摘要：在ECO阶段修复的overlap单元虽经重新legalize和route_eco处理，但其原有M1形状仍保留。这些残留形状在插入filler前不会引发DRC或LVS问题，但插filler后会导致与填充单元短路。解决方法是在插filler后保存数据库，通过LVS检查定位M1短路位置，删除悬空的M1形状和相关通孔，再验证无开路即可解决电源地短路问题。（150字）
2025-08-15 15:41:36
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原创 check_legality 大量overlap，其实大多数都是假的
先remove掉所有keepout margin，再check_legality，剩下的overlap就是真实的overlap。首先打开ICC2 gui界面，在Object-Cell栏里，打开Keepout margin，会发现基本上都是keepout margin和cell overlap了，这是不影响的。flow里check_legality报出来存在几万个overlap，这种情况肯定是这些overlap cell被fixed了，这时候不要盲目去解fix然后legalize。
2025-08-07 15:23:52
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原创 一类莫名其妙的Voltage DRC解法（PG相关）
摘要：在ICC2与Calibre的DRC结果存在显著差异，Calibre报出大量电压相关DRC（超1000个）和PG短路，但模块并非多电压域。检查发现全局存在"高电压层不能低于低压层"的DRC，但无实际短路。LVS阶段出现大量误报的PG短路，实际由ICG与INV单元重叠导致。通过解决单元重叠问题后，DRC和PG短路问题均得到修复，表明工具可能因单元重叠产生误报。最终通过check_legality确认并修复了重叠与PG短路问题。
2025-08-05 14:16:49
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原创 修复clock gating cell（ICG）后的buf/inv 的IR-drop方法
本文针对ICG到reg之间因走线过长导致的IR-drop问题，提出通过创建bound来优化布局的方法。摘要指出：当buf/inv出现分散的IR-drop违例时，可将相关ICG和reg绑定在指定范围内（使用create_bound命令），通过调整$range参数减小net长度，从而改善电压降。关键步骤包括获取ICG输出pin和所有下游单元，形成布局约束区域，该方法能有效缩短走线距离，缓解IR-drop问题。
2025-08-04 15:00:27
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原创 icc2 更改port terminal 的layer方法
万能man+help，先list_attr -class terminal -application，然后help *layer*，发现有个cmd ”set_object_layer“好像有用，man了一下使用方法，发现可以更改layer。没报warning，但显示port attr "layer" is read and stored, but not used，未成功。背景：在某区域高层定制M8的port，但原先这块区域也有少量M8的port，需要将这部分port改为M6。
2025-03-04 17:49:50
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