qq_45151652的博客

阻塞赋值是按顺序执行的，而非阻塞赋值是同时进行的。

在这个项目中，将使用两个不同的 Verilog HDL 抽象级别（门级和行为级）来实现 4 对 1 多路复用器设计。需要注意的是，这里只采用逻辑综合，没有映射和拟合到 FPGA 中。一个人应该只修改模块内部来改变抽象级别；两种实现都将使用相同的测试平台。4 对 1 多路复用器的门级实现如下所示。人们不应该认为原理图和 Verilog HDL 描述之间存在一对一的对应关系。图1 4 对 1 多路复用器原理图。

● CMOS 逻辑包括上拉和下拉网络 (PUN/PDN) pull-up and pull-down network。● 当 CLK 处于活动状态（即高电平）时，锁存器是“透明的transparent”（D → Q）高电阻（水龙头关闭）导致低电流（水流）● 如果我们想使用源极= VDD -> p-MOS 而不是n-MOS 的原理图。● 可3路输入（21OAI、21AOI）、4路输入（22OAI、22AOI）等。● 通用复杂逻辑门“AND-OR-INVERT/OR-AND-INVERT”