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RSS订阅原创 Xilinx GTH高速收发器顺藤摸瓜篇（十三）
本章主要介绍GTH IP核接收端（Receiver）的RX缓冲旁路(RX Buffer Bypass)，RX弹性缓冲（RX Elastic Buffer）和RX时钟纠正（RX Clock Correction）。Receiver 目录描述RX缓冲旁路RX弹性缓冲RX时钟纠正。
2025-02-15 16:05:13
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（十二）
本章主要介绍GTHIP核接收端（Receiver）的RX极性控制(RXPolarityControl)，RX模式生成（RXPatternChecker），RX字节对齐（RXByteandWordAlignment）和RX8B/10B解码（RX8B/10BDecoder）。Receiver目录描述RX极性控制RX模式生成RX字节对齐RX8B/10B解码。
2025-01-18 17:25:16
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（十一）
本章主要介绍GTH IP核接收端（Receiver）的功能部分，包括GT的RX时钟恢复（RX CDR），RX结构时钟输出控制（RX Fabric Clock Output Control）和RX边界分析（RX Margin Analysis，Let's go!Receiver 目录描述1.RX CDRRX时钟恢复RX结构时钟输出控制RX边界分析。
2025-01-12 11:55:10
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（十）
本章主要介绍GTH IP核接收端（Receiver）的功能部分，接收端涉及的内容比较多，会分为多个章节进行描述讲解，本章主要为RX的功能概述（RX Overview），RX模拟前端（RX Analog Front End），RX带外信号（RX Out-of-Band Signaling）和RX均衡器（RX Equalizer (DFE and LPM)），希望通过本章节可以和大家一起了解RX的脉络。Receiver 目录描述RX接收端的概述RX模拟前端RX带外信号RX均衡器。
2025-01-05 12:00:34
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（九）
本章主要介绍GTH IP核发送端（Transmitter）的TX可配置驱动程序（TX Configurable Driver），TX接收器检测支持PCI Express设计（TX Receiver Detect Support for PCI Express Designs）和TX带外信号（TX Out-of-Band Signaling）。
2024-12-28 10:00:00
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原创 Xilinx GTH高速收发器栏目导航
目录分类内容一收发器整体结构（1）GT收发器的整体结构（2）参考时钟的选择二共享逻辑（1）QPLL和CPLL的结构（2）动态小数N针对UltraScale+ FPGAs（3）动态PLL切换（4）复位和初始化三（1）数据回环和IBERT的介绍四（1）DRP重配置接口（2）数字监管器五发送端（1）TX接口（2）8B/10B编码六（1）TX同步变速箱（2）TX异步变速箱七（2）TX Buffer旁路八（1）TX模式生成器（TX Pattern Generator）
2024-12-22 12:20:24
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（八）
本章主要介绍GTH IP核发送端（Transmitter）的TX模式生成器（T，TX极性控制（TX Polarity Control），TX结构时钟输出控制（TX Fabric Clock Output Control）和TX相位插值器PPM控制器（TX Phase Interpolator PPM Controller）。Transmitter 目录描述TX模式生成器TX极性控制TX结构时钟输出控制TX相位插值器PPM控制器。
2024-12-22 10:53:45
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（七）
本章主要介绍GTH IP核发送端（Transmitter）的TX缓冲（TX Buffer）和TX缓冲旁路（TX Buffer Bypass）的功能和原理。Transmitter 目录描述TX缓冲TX缓冲旁路本章节涉及的功能块：(手册中并没有明确说明具体的位置，根据推测该部分为TX Buffer（1）GTH 发射器包括一个 TX 缓冲器和一个 TX 相位对齐电路，用于解决 XCLK 和 TXUSRCLK 域之间的相位差异。当 TX 缓冲器被旁路时，使用 TX 相位对齐电路。注意两者是二选一的关系。
2024-12-15 17:54:33
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（六）
（1）TX 同步变速箱可以支持 64B/66B 和 64B/67B 包头和有效载荷组合，本质上是为了完成不同频率和位宽的数据转换。（2）序列计数器的计数范围：64B/66B 编码，计数器0-32；64B/67B 编码，计数器-0-66。计数范围由变速器前后的数据位宽来决定，范围的计算方法为：范围：变速前后的位宽的最小公倍数 / 变速前的位宽示例：64/66B的最小公倍数为32*33*2 = 2112，则范围为2112 / 64 = 33。
2024-12-08 11:00:00
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原创 Vivado ILA核数据能触发，但波形有时刷新有时不刷新
JTAG调试时，设置触发条件后，开始触发后能够满足条件进行触发，但是波形界面的波形有时候会刷新，有时候不刷新，一直是上一次抓取的波形数据。
2024-12-03 00:20:26
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（五）
本章主要介绍GTH IP核发送端（Transmitter）的功能部分，发送端包含的内容比较多，会分为多个章节进行描述讲解，本章主要为TX的功能概述，TX接口和8B/10B编码，希望通过本章节可以和大家一起领略TX的神秘面纱。Transmitter 目录描述TX发送端的概述通向GTH收发器发送端数据路径的途径（用户接口）8B/10B编码，工业标准编码，通过2bit的额外开销实现直流平衡和有界的不一致去允许合适的时钟恢复本章介绍如何配置和使用发送端 (TX) 内的每个功能块。
2024-11-30 18:54:08
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（四）
本章的主要内容为GT 系列动态重配置的概念以及具体的工程应用中如何进行动态重配置（会涉及部分数字监管器的内容），从头了解动态重配置是什么，如何进行动态重配置，构建好GT IP核使用的一块拼图，让大家知用，会用，能用。
2024-11-24 20:44:47
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（三）
本章节主要介绍关于数据回环（Loop）的概念以及Xilinx IP中IBERT的使用。在实际的高速接口调试过程中，数据传输频率高达Ghz以上，通过常规的示波器观测已经十分困难，编码的数据在链路上传输是否可行就需要我们通过IBERT首先验证硬件链路的可行性，然后再进一步确认功能上是否可行。
2024-11-16 22:06:44
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（二）
本章节主要内容包含两部分，一部分为上一章节提到的CPLL和QPLL的系统结构和参数，另一部分为GT IP核如何进行复位和初始化。该部分内容主要是让我们在使用GT IP核的同时，知其然而知其所以然，对内部的结构有一定的认识和了解，同时指导我们做好GT IP核复位和初始化。（1）任一QPLL可由所在 Quad 内的串行收发器通道共享，但不能与其他 Quad 中的通道共享。当以高于CPLL工作范围的线速率工作时，需要使用 QPLL0/1。
2024-11-09 21:56:22
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原创 Xilinx GTH高速收发器顺藤摸瓜篇（一）
本章节主要介绍Xilinx GTH收发器的基本特性和结构，通过结合Xilinx官方手册UG576及个人理解，力求能够使初学者能够对GTH产生初步的认识，不再对此望而却步，万丈高楼平地起，愿与诸君上下求索，共勉励...（1）GT结构新提出了Quad的概念，包括4个GTHE3/4_CHANNEL原语和1个GTHE3/4_CHANNEL原语。
2024-11-03 18:40:58
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