
数字ic设计与验证
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关于芯片的开发与验证
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一生科研
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【数字IC设计-时序分析与约束(一)】
如果在 2 个时钟的 1000 个周期内找不到公共周期,那么这 1000 个周期的最差建立关系将用于时序分析。时序引擎必须复查所有可能的建立关系及其对应的保持关系才能识别最消极的保持关系。以 2 个触发器之间的路径为例,这 2 个触发器易受其各自时钟的上升沿影响。源时钟路径是源时钟从源点(通常为输入端口)到发送时序单元的时钟管脚的路径。目标时钟路径表示目标时钟从源点(通常为输入端口)到捕获时序单元的时钟管脚的路径。在典型的时序路径中,数据在单一时钟周期内的 2 个时序单元之间进行传输。原创 2023-10-31 21:29:41 · 529 阅读 · 1 评论 -
【数字ic验证(二)】
但是与前面function phase自下而上执行不同的是,这种task phase是耗费时间的,所以它并不是等到“下面”的phase(如driver的run_phase)执行完才执行“上面”的phase(如agent的run_phase),而是将这些run_phase通过fork…但是其实又是符合客观条件的。如对于build_phase,首先执行的是my_case中的build_phase,然后再是env中的build_phase,这样一层层的往下执行。对于同一phase在空间上是自上而下的顺序执行的。原创 2023-10-20 21:31:05 · 134 阅读 · 1 评论 -
数字IC验证入门与总结(一)
时代的一粒灰,落在个人头上,就是一座山。原创 2023-10-17 22:11:22 · 307 阅读 · 0 评论