StrongerHuang的博客

六 Robei使用Ctrl+Z 撤销 Ctrl+Y 恢复撤销parameter A = 1；宏定义 `define 新建.h文件并将其include例化在Verilog中，底层模块的接口不仅可以与顶层模块的端口相连，还可以与顶层模块中的变量、数据常量相连timescale定义仿真的时间单位和时间精度，写在module之前 如：timescale 1ns/1ps 时间单位1ns，时间精度1psdelete删除框图编辑器中可以删除端口、连线、子模块、波形七 UA

三、实例（一）AndGate 与门AndGateassign y = a & b;修改Port名称和颜色，保存TestBench仿真Create Test，相关的文件要保存在同一路径下，将Port连线；编译，运行，查看波形initialbegin a = 1'b0; //初始化输入寄存器a，b的值 b = 1'b0; #1 a = 1'b1; //延迟一个时钟，a设置高电平 #1 b = 1'b1; //再延迟一个时钟 #1 a = 1'b0; #1

Ⅰ Verilog语言基础一、数据基础电平：0，1，Z/？（高阻态），X（未知态或未初始化）数值表示： < 位宽>’<进制><数字>数据对象：reg：可以存储数据 wire：连接两个引脚，不能存储数据操作符：位运算（每个对应比特进行运算，结果和输入长度相同）/逻辑运算（结果为单个比特，只有0或1）算术运算：相比C/C++ 无...